設計 doxverilogのインストール
Verilog用のドキュメントジェネレータdoxverilogをインストールして試しました。SourceForgeのダウンロードデータが壊れているので、インストールにかなり苦戦しました。 doxverilogについて doxverilogは...
Verilog
設計 
設計 GPL Cverのコンパイル OS X Yosemite
GPL CverをMac OS X Yosemite(Version 10.10.2)のターミナルでコンパイルしてみました。まず、ソースコードを展開してsrcディレクトリに移動します。 bzip2 -d gplcver-2.12a.src....
OpenCores 挑戦!OpenCoresにIPコアを登録(その2)
OpenCoresのデザインガイドラインを確認してみました。 FAQページのDesign Guidelinesには次のように書かれています。 ・設計言語は何を使えばよいですか? 特におすすめの言語はありませんが、あまり使われていない言語で設...
OpenCores 挑戦!OpenCoresにIPコアを登録(その1)
OpenCoresにIPコアを登録するにはどうすればよいでしょうか？ OpenCoresのサイトのFAQページが参考になります。このページのTerms and conditionsの"To create project"には次のように書かれ...
OpenCores 挑戦!OpenCoresにIPコアを登録(その0)
3DグラフィクスのIPコアをOpenCores(に登録してみようと思います。 Wire-Frame 3D Graphics Accelerator IP CoreとしてOpenCores.orgに登録しました OpenCoresは、無償（フ...
設計 CverのPLIで浮動小数点入力(Linux)
Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはCver、動作環境はLinux(ubuntu 14.04LTE 64bit)です。 ステップ1: PLI用Cファイルの準備 ステップ2: Cファイル...
設計 ModelSimのPLIで浮動小数点入力(cygwin)
Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはModelSim、動作環境はWindows上のcygwinです。 手順は次の4ステップです。 ステップ1: PLI用Cファイルの準備 ステップ2: ...
設計 Verilogシミュレータの実行時間比較
計測の目的 ModelSim-Altera Starter Edition(以下ModelSim-ASE)は、デザインがある規模を超えるとシミュレーション速度が低下します(ビジネスモデル的に)。その場合、シミュレーション開始時に次のようなワ...
設計 ubuntu 64bitでのPLIコンパイル
ubuntu 64bit環境でModelSimにPLIライブラリをロードする場合は、32bitのシェアード・ライブラリを生成します。具体的には、生成時に次のオプションを指定します。 コンパイル・オプション: -m32を追加 リンク・オプショ...
設計 emacsのverilogモードを無効にする方法
emacsはVerilogのファイルを開くと、自動的にVerilog Modeになります。Verilog Modeは、Verilogのキーワードを色付けして見やすくしたり、またインデントを自動的に調整したりしてくれます。 いろいろ便利なVe...