Altera

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設計

Quartus Prime 19.1のPlatform DesignerでGenerateが失敗する

Quartus Prime ライト・エディションのバージョン19.1からPlatform Designerを起動し、GenerateでHDLを生成しようとすると、次のようなエラーが発生しました。 Quartus Primeの実行プ...
FPGA

DE0-Nano-SoC用ベアメタルアプリとFPGAコンフィギュレーション

DE0-Nano-SoCのベアメタルアプリをSDカードからブートするとき、FPGAのコンフィギュレーションも同時に行う場合の手順です。 ベアメタルアプリとFPGAコンフィギュレーション FPGAのコンフィギュレーションは、HPSでFPG...
FPGA

Cyclone V ACPの実験その3

前回の実験で、ACPを有効にすることができました。では、ACPを有効にするために必要とされている設定を個別に解除した場合、本当にACPが無効になるのかを確認しました。 ACPの設定解除 1. AxUSER=0に設定 結果 A...
FPGA

Cyclone V ACPの実験その2

前回の実験で、ACPが期待通りに動かない環境を作ることができました。この環境に設定を追加してACPを有効にします。Cyclone Vのマニュアルに記載されているACPの有効化に必要な設定は次のとおりです。 (Cyclone V Hard ...
FPGA

Cyclone V ACPの実験その1

Cyclone Vでは、ACP(Accelerated coherency port)の機能を使うことで、CPUとFPGA内のAXIマスタでメイン・メモリの内容を共有できます。通常、このようなメモリの共有にはキャッシュ・フラッシュが必要にな...
FPGA

DE0-Nano-SoC用ベアメタルアプリのインタラプト

Cyclone Vのベアメタルアプリで、FPGAからHPSへのインタラプトを認識するインタラプト・ハンドラの作成例です。 ハードウェアについて FPGAから出力したインタラプトを、QsysのPIOを介してHPSに接続しています。回路とQ...
FPGA

DE0-Nano-SoC用ベアメタルアプリのコンパイル

ベアメタルアプリのコンパイル環境を構築する手順のメモです。コンパイル環境は、既存のサンプルをベースに作成しました。参考にしたサンプルはこちらのものです。 readmeを読むと、Altera Cyclone V SoC Developmen...
FPGA

DE0-Nano-SoCでベアメタルアプリを実行する手順

DE0-Nano-SoCを使って、LinuxなどのOSを使わない生アプリ(Bare Metal:ベアメタル)を実行するまでの手順です。 DE0-Nano-SoCでのブートについて DE0-Nano-SoCに搭載されているCyclone Vに...
FPGA

Altera Boot Disk Utilityのエラー

Cyclone Vでベアメタルアプリ(bare metal: LinuxなどのOSを使わないアプリ)を作成する場合、アプリのバイナリをalt-boot-disk-utilでSDカードにコピーします。 ベアメタルアプリ作成の詳しい手順...
開発キット

ZedBoardとDE0-Nano-SoCのロジック容量比較

ZedBoardとDE0-Nano-SoCは、共にデュアルコアのCortex-A9 MPCoreを内蔵したFPGAが搭載されている開発キットです。 開発キット名 ZedBoard DE0-Nano-SoC 搭載F...
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