Altera

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設計

Quartus Prime 19.1のPlatform DesignerでGenerateが失敗する

QuartusPrimeライト・エディションのバージョン19.1からPlatformDesignerを起動し、GenerateでHDLを生成しようとすると、次のようなエラーが発生しました。QuartusPrimeの実行プラットフォームはCe...
2020.05.22
設計
FPGA

DE0-Nano-SoC用ベアメタルアプリとFPGAコンフィギュレーション

DE0-Nano-SoCのベアメタルアプリをSDカードからブートするとき、FPGAのコンフィギュレーションも同時に行う場合の手順です。ベアメタルアプリとFPGAコンフィギュレーションFPGAのコンフィギュレーションは、HPSでFPGAのデー...
2016.03.31
FPGA
FPGA

Cyclone V ACPの実験その3

前回の実験で、ACPを有効にすることができました。では、ACPを有効にするために必要とされている設定を個別に解除した場合、本当にACPが無効になるのかを確認しました。ACPの設定解除1.AxUSER=0に設定//PP_AXI_MASTER_...
2016.02.11
FPGA
FPGA

Cyclone V ACPの実験その2

前回の実験で、ACPが期待通りに動かない環境を作ることができました。この環境に設定を追加してACPを有効にします。CycloneVのマニュアルに記載されているACPの有効化に必要な設定は次のとおりです。(CycloneVHardProces...
2016.02.10
FPGA
FPGA

Cyclone V ACPの実験その1

CycloneVでは、ACP(Acceleratedcoherencyport)の機能を使うことで、CPUとFPGA内のAXIマスタでメイン・メモリの内容を共有できます。通常、このようなメモリの共有にはキャッシュ・フラッシュが必要になります...
2016.02.10
FPGA
FPGA

DE0-Nano-SoC用ベアメタルアプリのインタラプト

CycloneVのベアメタルアプリで、FPGAからHPSへのインタラプトを認識するインタラプト・ハンドラの作成例です。ハードウェアについてFPGAから出力したインタラプトを、QsysのPIOを介してHPSに接続しています。回路とQuartu...
2016.02.06
FPGA
FPGA

DE0-Nano-SoC用ベアメタルアプリのコンパイル

ベアメタルアプリのコンパイル環境を構築する手順のメモです。コンパイル環境は、既存のサンプルをベースに作成しました。参考にしたサンプルはこちらのものです。readmeを読むと、AlteraCycloneVSoCDevelopmentBoard...
2016.01.20
FPGA
FPGA

DE0-Nano-SoCでベアメタルアプリを実行する手順

DE0-Nano-SoCを使って、LinuxなどのOSを使わない生アプリ(BareMetal:ベアメタル)を実行するまでの手順です。DE0-Nano-SoCでのブートについてDE0-Nano-SoCに搭載されているCycloneVにはBOO...
2016.01.19
FPGA
FPGA

Altera Boot Disk Utilityのエラー

CycloneVでベアメタルアプリ(baremetal:LinuxなどのOSを使わないアプリ）を作成する場合、アプリのバイナリをalt-boot-disk-utilでSDカードにコピーします。ベアメタルアプリ作成の詳しい手順はこちら(alt...
2016.01.18
FPGA
開発キット

ZedBoardとDE0-Nano-SoCのロジック容量比較

ZedBoardとDE0-Nano-SoCは、共にデュアルコアのCortex-A9MPCoreを内蔵したFPGAが搭載されている開発キットです。開発キット名ZedBoardDE0-Nano-SoC搭載FPGAZynq7020 Cyclone...
2015.11.07
開発キット
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