FPGAAvnet Ultra96-V2のUARTとJTAG Ultra96-V2は、ZynqUltraScale+MPSoCZU3EGA484を搭載したシングルポードコンピュータです。SDカードから起動したLinuxで動作します。Ultra96-V2は、他の多くのFPGAボードと異なり、USB接続で...2023.09.06FPGA開発キット
FPGAQuartus Prime Lite Editionのプロジェクト管理 QuartusPrimeLightEditionとNiosIIEclipseのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。QuartusPrimeQuartusPrimeでプロジェクト・データのアーカイブフ...2021.12.29FPGA
FPGAデザインに変更を加えた後にNios II Eclipseで必要な処理 デザインを変更してQuartusPrimeでコンパイルを実行した後、Eclipseからプログラムを実行しようとすると、次のようなエラーが発生します。GeneratetheBSPtoupdatetheMakefile,andthenbuild...2021.12.26FPGA
FPGAVivadoとVitisのプロジェクトデータ管理 VivadoやVitisのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。VivadoVivadoでプロジェクト・データのアーカイブファイルを作成し、それを別のPCなどで展開してVivadoで読み込むだけです。...2021.12.24FPGA
FPGAVitisでの自作IPパッケージのコンパイルエラー 自作のAXIIPパッケージを含むデザイン用のプロジェクトをVitisでコンパイルしようとすると次のようなエラーが表示されました。エラーは、Vitisプロジェクトでsystem_wrapperをコンパイルする時に発生しています。"Runnin...2021.07.29FPGA設計
FPGAAXI Verification IPのコマンドライン実行 VivadoのAXIVerificationIP(AXIVIP)をWindows10のコマンドプロンプトから実行したときのメモです。サンプルの生成Vivadoで適当なプロジェクトを作成してIPCatalogからAXIVIPを生成します。次に...2021.07.23FPGA
FPGAVivado Simulatorのコマンドライン実行(Tcl Shell) Windows10のTclShell上でVivadoSimulatorをコマンドライン実行する時の手順です。TclShellの起動WindowsのスタートメニューからVivadoTclShellを起動します。TclShellを選択TclSh...2021.07.15FPGA
FPGAVivadoとVitisでFPGAをデバッグする時の注意点 VitisのアプリをFPGAの実機を使ってデバッグする場合、VivaoのFlowNavigator/PROGRAMANDDEBUGでHardwareManagerを開き、ロジックアナライザのトリガー設定などを行ってからVitisでアプリケー...2021.04.02FPGA設計
FPGAMicroblazeのHeap設定 Vitisでアプリケーションプロジェクトを作成してmallocを実行すると、全く成功しません(NULLが返ってくる)。システムのプロセッサはArty上に構築したMicroBlazeです。Artyにはボード上に256MBのDDRメモリが搭載さ...2021.03.24FPGA設計
FPGACentOS7から起動したXilinxSDKでjava.lang.NullPointerExceptionが発生する CentOS7環境でXilinxSDKを起動し、プロジェクトのプロパティ画面からコンパイラの設定(C/C++BuildSettings)を表示しようとすると、正常に表示されない場合があります。以下は、Vivado2016.4環境のXilin...2020.06.08FPGA