FPGAQuartus Prime Lite Editionのプロジェクト管理 Quartus Prime Light EditionとNios II Eclipseのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。 Quartus Prime Quartus Prime... 2021.12.29FPGA
FPGAデザインに変更を加えた後にNios II Eclipseで必要な処理 デザインを変更してQuartus Primeでコンパイルを実行した後、Eclipseからプログラムを実行しようとすると、次のようなエラーが発生します。 Generate the BSP to update the Makefile,... 2021.12.26FPGA
FPGAVivadoとVitisのプロジェクトデータ管理 VivadoやVitisのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。 Vivado Vivadoでプロジェクト・データのアーカイブファイルを作成し、それを別のPCなどで展開してVivad... 2021.12.24FPGA
FPGAVitisでの自作IPパッケージのコンパイルエラー 自作のAXI IPパッケージを含むデザイン用のプロジェクトをVitisでコンパイルしようとすると次のようなエラーが表示されました。エラーは、Vitisプロジェクトでsystem_wrapperをコンパイルする時に発生しています。 ... 2021.07.29FPGA設計
FPGAAXI Verification IPのコマンドライン実行 VivadoのAXI Verification IP(AXI VIP)をWindows10のコマンドプロンプトから実行したときのメモです。 サンプルの生成 Vivadoで適当なプロジェクトを作成してIP Catalogから... 2021.07.23FPGA
FPGAVivado Simulatorのコマンドライン実行(Tcl Shell) Windows10のTcl Shell上でVivado Simulatorをコマンドライン実行する時の手順です。 Tcl Shellの起動 WindowsのスタートメニューからVivado Tcl Shellを起動します。 ... 2021.07.15FPGA
FPGAVivadoとVitisでFPGAをデバッグする時の注意点 VitisのアプリをFPGAの実機を使ってデバッグする場合、VivaoのFlow Navigator/PROGRAM AND DEBUGでHardware Managerを開き、ロジックアナライザのトリガー設定などを行ってからVitisで... 2021.04.02FPGA設計
FPGAMicroblazeのHeap設定 Vitisでアプリケーションプロジェクトを作成してmallocを実行すると、全く成功しません(NULLが返ってくる)。システムのプロセッサはArty上に構築したMicroBlazeです。Artyにはボード上に256MBのDDRメモリが搭載... 2021.03.24FPGA設計
FPGACentOS7から起動したXilinxSDKでjava.lang.NullPointerExceptionが発生する CentOS7環境でXilinxSDKを起動し、プロジェクトのプロパティ画面からコンパイラの設定(C/C++ Build Settings)を表示しようとすると、正常に表示されない場合があります。 以下は、Vivado2016.4環... 2020.06.08FPGA
FPGAVivado Simulatorのコマンドライン実行 Vivado Simulatorをコマンドラインから実行する場合、xvlog,xelab,xsimを続けて実行します。 #!/bin/sh # RTL directory RTL_DIR="../rtl" INC_DIR="../incl... 2017.09.06FPGA