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Quartus Prime Lite Editionのプロジェクト管理

Quartus Prime Light EditionとNios II Eclipseのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。Quartus PrimeQuartus Primeでプロジェクト・データ...
2021.12.29
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デザインに変更を加えた後にNios II Eclipseで必要な処理

デザインを変更してQuartus Primeでコンパイルを実行した後、Eclipseからプログラムを実行しようとすると、次のようなエラーが発生します。Generate the BSP to update the Makefile, and ...
2021.12.26
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VivadoとVitisのプロジェクトデータ管理

VivadoやVitisのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。VivadoVivadoでプロジェクト・データのアーカイブファイルを作成し、それを別のPCなどで展開してVivadoで読み込むだけです。...
2021.12.24
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Vitisでの自作IPパッケージのコンパイルエラー

自作のAXI IPパッケージを含むデザイン用のプロジェクトをVitisでコンパイルしようとすると次のようなエラーが表示されました。エラーは、Vitisプロジェクトでsystem_wrapperをコンパイルする時に発生しています。 "Runn...
2021.07.29
FPGA設計
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AXI Verification IPのコマンドライン実行

VivadoのAXI Verification IP(AXI VIP)をWindows10のコマンドプロンプトから実行したときのメモです。サンプルの生成Vivadoで適当なプロジェクトを作成してIP CatalogからAXI VIPを生成し...
2021.07.23
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Vivado Simulatorのコマンドライン実行(Tcl Shell)

Windows10のTcl Shell上でVivado Simulatorをコマンドライン実行する時の手順です。Tcl Shellの起動WindowsのスタートメニューからVivado Tcl Shellを起動します。Tcl Shellを選...
2021.07.15
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VivadoとVitisでFPGAをデバッグする時の注意点

VitisのアプリをFPGAの実機を使ってデバッグする場合、VivaoのFlow Navigator/PROGRAM AND DEBUGでHardware Managerを開き、ロジックアナライザのトリガー設定などを行ってからVitisでア...
2021.04.02
FPGA設計
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MicroblazeのHeap設定

Vitisでアプリケーションプロジェクトを作成してmallocを実行すると、全く成功しません(NULLが返ってくる）。システムのプロセッサはArty上に構築したMicroBlazeです。Artyにはボード上に256MBのDDRメモリが搭載さ...
2021.03.24
FPGA設計
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CentOS7から起動したXilinxSDKでjava.lang.NullPointerExceptionが発生する

CentOS7環境でXilinxSDKを起動し、プロジェクトのプロパティ画面からコンパイラの設定(C/C++ Build Settings)を表示しようとすると、正常に表示されない場合があります。以下は、Vivado2016.4環境のXil...
2020.06.08
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Vivado Simulatorのコマンドライン実行

Vivado Simulatorをコマンドラインから実行する場合、xvlog,xelab,xsimを続けて実行します。#!/bin/sh# RTL directoryRTL_DIR="../rtl"INC_DIR="../include"s...
2017.09.06
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