FPGA

スポンサーリンク
FPGA

CentOS7のXilinx SDKエラー

CentOS7にインストールしたVivadoからXilinx SDK(2017.1)を実行し、プロジェクトのビルドを行うと以下のエラーが発生しました。 14:23:15 ERROR : (XSDB Server)ERROR: Probl...
2017.07.21
FPGA
FPGA

Vivadoプロジェクト作成時のボード選択

VivadoでDIGILENT社のArtyボード用のプロジェクトを作成する時、デフォルト状態のVivadoでは、Artyがリストに表示されません。 これは、DIGILENT社のArtyの説明(Installing Vivado...
2017.07.14
FPGA
FPGA

Xilinx SDK 2016.1のコンパイルエラー

OpenCoresで公開したワイヤーフレーム3D CG IPコア(wf3d)は、ZedBoardまたはDE0でサンプル実装を行っています。このサンプル環境には、Vivado 2015.4のXilinx SDKで作成したサンプルアプリが含まれ...
2016.10.29
FPGA
FPGA

Vivado 2016.3のIP Integratorの挙動が微妙に違う

OpenCoresで公開したワイヤーフレーム3D CG IPコア(wf3d)には、ZedBoard用のVivado実行サンプル環境が含まれています。このサンプル環境は、Tclスクリプトを使ってbitstreamを生成しているのですが、Viv...
2016.10.28
FPGA
FPGA

Cyclone VでACPのアドレス設定を誤った場合の描画結果

Opencores.orgで公開した3DCG IPコアをDE0-Nano-SoCに移植したところ、描画結果が正しく表示されないという現象が発生しました。 ZedBoard版は問題になく表示されているので、AXIなどの基...
2016.10.10
FPGA
FPGA

iCEstick Evaluation KitをUSBシリアル・アダプタとして使う

ずいぶん前に、iCEstickという評価キットを入手しました。Lattice社製のiCE40というFPGAが搭載されている、USBポート直結で使える小型のFPGA評価キットです。何に使おうかとずっと悩んでいたのですが、3.3VのUSBシリア...
2016.08.26
FPGA
FPGA

Vivadoコマンドラインとロジックアナライザ

Tclスクリプトを使ったVivadoのコマンドライン実行は非常に快適なのですが、唯一困るのがロジックアナライザの設定です。ロジックアナライザを利用する場合は、追加の処理が必要になります。 Tclスクリプトとロジックアナライザの設定 前提...
2016.06.06
FPGA
FPGA

Vivado HLSで作ったAXI4-Lite IPのAPI

Vivado HLSで高位合成を行うと、RTLと共にSDK用のAPIが生成されます。APIの利用方法をベアメタルで確認しました。 確認用のC関数 float_topという名前の関数です。aとbに単精度の浮動小数点形式の値を設定すると、c...
2016.05.27
FPGA
FPGA

Vivado HLSで作ったAXI4-Lite IPの組込み

Vivado HLSで作成したIPコアで気になるのは、次の点です。 本当にHLSで指定した動作周波数で配置配線ができるのか？（本当にタイミング収束するのか？） なぜこのような点が気になるかというと、従来のASICやFPGAの...
2016.05.27
FPGA
FPGA

Vivado HLSメモ

Vivado HL WebPACK EditionからVivao HLS(高位合成)を無償で試せるようになりました。Vivado HLSを使うと、CやC++で記述したコードからVerilogやVHDLのコードが生成できます。Vivado 2...
2016.05.17
FPGA
スポンサーリンク
次のページ
タイトルとURLをコピーしました