「 設計 」一覧

GTKWaveのコンパイルエラー

GTKWaveのコンパイルエラー

VivadoやQuartusにも波形ビューワが付属していますが、ツールを起動するのに時間がかかるため、RTLのデバッグにはGTKWaveを多...

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CentOS7でModelSimを実行

CentOS7でModelSimを実行

Quartus Primeライト・エディションのModelSim Starter EditionをCentOS7で動かそうとすると、いろいろ...

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AXIの4KBルール違反

AXIの4KBルール違反

OpenCoresに登録したwf3dをZedBoardとDE0-Nano-SoCに移植しました。wf3dの外部インターフェースはデフォルトで...

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VerilogとVHDLの記述比較(テストベンチ)

VerilogとVHDLの記述比較(テストベンチ)

3ステップで実行 ModelSimコマンドラインのVerilogとVHDLのサンプル・データについて、テストベンチの記述を比較しました。 ...

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VerilogとVHDLの記述比較

VerilogとVHDLの記述比較

3ステップで実行 ModelSimコマンドラインのサンプル・データを使って、Verilog-HDLとVHDLの記述を比較しました。このサンプ...

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3ステップで実行 ModelSimコマンドライン(VHDL)

3ステップで実行 ModelSimコマンドライン(VHDL)

3ステップで実行-ModelSimコマンドラインのVHDL版です。 ModelSimは、コマンドラインで直接実行することができます。例...

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yosysで論理合成(フリップ・フロップ)

yosysで論理合成(フリップ・フロップ)

前回はyosysをubuntunにインストールして簡単な基本ゲートの論理合成を行いました。今回は、クロックを使用した設計データの論理合成を試...

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yosysで論理合成

yosysで論理合成

ANDやORといった基本ゲートで構成されたネットリストを生成したくて、yosysを試してみました。yosysはフリー(ISC license...

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Icarus VerilogのVPI

Icarus VerilogのVPI

VPIを使うと、自作のC関数をVerilog環境にtaskとして追加できます。Icarus VerilogにVPIでtaskを追加してシミュ...

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Icarus Verilogのインストール

Icarus Verilogのインストール

Mac OS X YosemiteにIcarus Verilogをインストールしました。Icarus Verilogはオープンソース(GNU...

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