設計 ChatGPTでVerilogのコードを生成してみた
ChatGPTで8段のFIFOを生成してみました。プロンプトは次のとおりです。write a 8-bit, 8-depth synchronous fifo in verilog次のコードが生成されました。ほぼ問題のない、期待どおりのコード...
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FPGA Vitisでの自作IPパッケージのコンパイルエラー
自作のAXI IPパッケージを含むデザイン用のプロジェクトをVitisでコンパイルしようとすると次のようなエラーが表示されました。エラーは、Vitisプロジェクトでsystem_wrapperをコンパイルする時に発生しています。 "Runn...
FPGA VivadoとVitisでFPGAをデバッグする時の注意点
VitisのアプリをFPGAの実機を使ってデバッグする場合、VivaoのFlow Navigator/PROGRAM AND DEBUGでHardware Managerを開き、ロジックアナライザのトリガー設定などを行ってからVitisでア...
FPGA MicroblazeのHeap設定
Vitisでアプリケーションプロジェクトを作成してmallocを実行すると、全く成功しません(NULLが返ってくる）。システムのプロセッサはArty上に構築したMicroBlazeです。Artyにはボード上に256MBのDDRメモリが搭載さ...
設計 Vivao [Place 30-58] place_designエラー
Vivadoで外部ピンを若干追加してデザインを配置配線すると、次のような予想しないエラーがでました。[Place 30-58] IO placement is infeasible. Number of unplaced terminals...
設計 LinuxのUSB-Blasterエラー
Quartus20.1のprogrammerでFPGAにデータを書き込もうとするとエラーになりました。環境はCentOS7です。StartをクリックしてもProgressがFailedと表示されます。programmerのエラーQuartu...
設計 VitisでExecutables selected for download …というワーニングが出る
MicroBlaze用のプロジェクトをVitis(2020.2)を実行しようとしたところ、まったく動かなくなりました。画面には次のような見慣れないポップアップウィンドウが表示されます。Vitisのワーニング"プロセッサが見つからない"といっ...
設計 VivadoのUART
Vivado/Vitis v2020.1でArtyのArduino/chipKIT Shield Connectorからシリアルデータを取り込んだ時のメモです。ArtyのArduino/chipKIT Shield ConnectorViv...
設計 QuartusのUART
DE10-LiteのArduino Uno R3 Expansion Headerからシリアルデータを取り込むには、Platform DesignerでUART(RS-232 Serial Port)をインスタンス化すればよいだけなのですが...
設計 Nios II Software Build Tools for Eclipseが起動しない
Windows 10にインストールしたQuartus Prime Lite Edition 20.1のToolsメニューからNios II Software Build Tools for Eclipseを選択してもEclipseが 起動し...