設計 [DRC NSTD-1]と[DRC UCIO-1]のエラー
昔のArty用VivadoプロジェクトデータをVivado2017.2でビルドすると、bitgenで次のエラーが発生しました。[DRC NSTD-1] Unspecified I/O Standard: 4 out of 66 logica...
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設計 設計 Vivado2020.1でArtyのGetting Started with Microblaze
Vivado 2015.4が前提のArty Getting Started with Microblazeチュートリアルを、Vivado2020.1で実行したときのメモです。チュートリアルの冒頭に「このガイドは古いので、こちらを参照してくだ...
設計 Quartus Prime 19.1のPlatform DesignerでGenerateが失敗する
Quartus Prime ライト・エディションのバージョン19.1からPlatform Designerを起動し、GenerateでHDLを生成しようとすると、次のようなエラーが発生しました。 Quartus Primeの実行プラットフォ...
設計 IcarusVerilogのPLI1.0で浮動小数点入力
IcarusVerilogのPLI1.0サンプルです。浮動小数点の値をバイナリ値に変換するtaskをPLI1.0で定義し、テストベンチで使用するサンプルです。動作環境はCentOS7です。サンプルの内容は、以下のCver版と同じです。Cve...
設計 CentOS7にGTKWaveをインストール
VivadoやQuartusにも波形ビューワが付属していますが、ツールを起動するのに時間がかかるため、RTLのデバッグにはGTKWaveを多用しています。CentOS7の場合は、yum install gktwaveだけでインストールできま...
設計 CentOS7でModelSimを実行
Quartus Primeライト・エディションのModelSim Starter EditionをCentOS7で動かそうとすると、いろいろとライブラリのインストールが必要になりました。必要なライブラリのインストールPLIのコンパイルPLI...
設計 AXIの4KBルール違反
OpenCoresに登録したwf3dをZedBoardとDE0-Nano-SoCに移植しました。wf3dの外部インターフェースはデフォルトでWISHBONEバスなのですが、ZedBoardやDE0-Nano-SoCに搭載されているFPGAで...
設計 VerilogとVHDLの記述比較(テストベンチ)
ModelSimコマンドライン実行用シェルスクリプトのVerilogとVHDLのサンプル・データについて、テストベンチの記述を比較しました。サンプル・データはgithubにあります。テストベンチの概要テストベンチは、大きく3つの部分で構成さ...
設計 VerilogとVHDLの記述比較
ModelSimコマンドライン実行用シェルスクリプトのサンプル・データを使って、Verilog-HDLとVHDLの記述を比較しました。このサンプル・データは、シミュレータの実行スクリプトの動作確認を目的としているため、設計データは次のように...
設計 ModelSimコマンドライン実行用シェルスクリプト(VHDL)
ModelSimコマンドライン実行用スクリプトのVHDL版です。ModelSimは、コマンドラインで直接実行することができます。例えば、次のようなシェル・スクリプト作ってModelSimの処理を記述しておくと、LinuxのターミナルやWin...