設計 yosysで論理合成(フリップ・フロップ)
前回はyosysをubuntunにインストールして簡単な基本ゲートの論理合成を行いました。今回は、クロックを使用した設計データの論理合成を試してみます。合成を行う設計データクロックを使用した設計で一番簡単なDフロップ・プロップで論理合成を試...
設計
設計 設計 yosysで論理合成
ANDやORといった基本ゲートで構成されたネットリストを生成したくて、yosysを試してみました。yosysはフリー(ISC license)のVerilog-HDL合成ツールです。Veriligで回路設計を行った時、最終的には論理合成ツー...
設計 Icarus VerilogのVPI
VPIを使うと、自作のC関数をVerilog環境にtaskとして追加できます。Icarus VerilogにVPIでtaskを追加してシミュレーションを実行する手順は次の通りです。 Cコードのコンパイル Verilogコードのコンパイル シ...
設計 Icarus Verilogのインストール
Mac OS X YosemiteにIcarus Verilogをインストールしました。Icarus Verilogはオープンソース(GNU General Public License)のVerilogシミュレータです。インストール手順は...
設計 doxverilogのインストール
Verilog用のドキュメントジェネレータdoxverilogをインストールして試しました。SourceForgeのダウンロードデータが壊れているので、インストールにかなり苦戦しました。doxverilogについてdoxverilogはVe...
設計 GPL Cverのコンパイル OS X Yosemite
GPL CverをMac OS X Yosemite(Version 10.10.2)のターミナルでコンパイルしてみました。まず、ソースコードを展開してsrcディレクトリに移動します。bzip2 -d gplcver-2.12a.src.t...
設計 CverのPLIで浮動小数点入力(Linux)
Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはCver、動作環境はLinux(ubuntu 14.04LTE 64bit)です。ステップ1: PLI用Cファイルの準備ステップ2: Cファイルのコ...
設計 ModelSimのPLIで浮動小数点入力(cygwin)
Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはModelSim、動作環境はWindows上のcygwinです。手順は次の4ステップです。ステップ1: PLI用Cファイルの準備ステップ2: Cファ...
設計 Verilogシミュレータの実行時間比較
計測の目的ModelSim-Altera Starter Edition(以下ModelSim-ASE)は、デザインがある規模を超えるとシミュレーション速度が低下します(ビジネスモデル的に)。その場合、シミュレーション開始時に次のようなワー...
設計 ubuntu 64bitでのPLIコンパイル
ubuntu 64bit環境でModelSimにPLIライブラリをロードする場合は、32bitのシェアード・ライブラリを生成します。具体的には、生成時に次のオプションを指定します。 コンパイル・オプション: -m32を追加 リンク・オプショ...