開発キット DE0-Nano-SoCの開封
DE0-Nano-SoCはTerasic社製のFPGA開発キットです。Altera社のCyclone V(SE 5CSEMA4U23C6N)が搭載されています。 開発キット本体 本体は横10cm、縦7cm位の大きさです。 表面の中心にCyc...
Altera
開発キット 
FPGA Avalon-MM設計時に注意すること
Quartus IIでシステムを作成する場合、Qsysを使うのが一般的です。そして、Qsysに独自のモジュールを追加するときのインターフェース・プロトコルはAvalonです。特に、マスタ・モジュールではAvalon-MM( Avalon M...
FPGA Quartus IIをコマンドラインから実行する方法
Quartus IIでデザインをコンパイルするとき、通常はGUIからProsessing->Start Compilationで行うか、またはTasksのCompile Designのダブルクリックで行うことが多いのではないでしょうか。 Q...
FPGA Eclipse NiosIIのプロジェクトと相対パス
Eclipse NiosIIのプログラム開発で、プロジェクトとは別のディレクトリに存在するソースコードをリンクする場合のメモです。 1. 新しいプロジェクトを作成する まず、新しいアプリケーションプロジェクトを作成します。 .sopcinf...
FPGA Quartus IIで回路を更新した後のEclipseのコンパイル
Nios IIなどのCPUを含むシステム・デザインの場合、Quartus IIで回路データを更新した後にEclipseでプログラムの再コンパイルが必要です。この時、単純にリコンパイルすると次のようなエラーが発生します。 Generate t...
FPGA Quartus IIのVerilogインクルード・ディレクトリの指定方法
Verilogはdefineマクロなどを格納した別ファイルをインクルードできます。 `include "vlg_define.v" module top ( clk, rst_x, : ): : Quartus IIでこのようなVerilo...
設計 Verilogシミュレータの実行時間比較
計測の目的 ModelSim-Altera Starter Edition(以下ModelSim-ASE)は、デザインがある規模を超えるとシミュレーション速度が低下します(ビジネスモデル的に)。その場合、シミュレーション開始時に次のようなワ...
設計 ModelSimコマンドライン実行用シェルスクリプト(Verilog)
(VHDL版の記事はこちら) QuartusII ウェブエディシションに含まれているModelSim Altera Starter Editionは、ライセンス不要のVerilog/VHDLシミュレータです。 無償で利用できるシミュレータの...