開発キット Spartan-3とZynq-7000を搭載したボードの消費電力比較
元々Spartan-3で実装していたシステムをZynq-7000のシステムに移植しました。消費電力が気になったので、2つのシステムの比較を行いました。アプリケーションは、リアルタイム3Dグラフィクス・アクセラレータです。 システム Spar...
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開発キット 
FPGA Quartus IIで回路を更新した後のEclipseのコンパイル
Nios IIなどのCPUを含むシステム・デザインの場合、Quartus IIで回路データを更新した後にEclipseでプログラムの再コンパイルが必要です。この時、単純にリコンパイルすると次のようなエラーが発生します。 Generate t...
FPGA Quartus IIのVerilogインクルード・ディレクトリの指定方法
Verilogはdefineマクロなどを格納した別ファイルをインクルードできます。 `include "vlg_define.v" module top ( clk, rst_x, : ): : Quartus IIでこのようなVerilo...
開発キット SDカードからZedboardをブート
ZedboardをSDカードからブートする方法のメモです。 用意するもの 既にUSB-JTAG経由で動作確認の終わっているVivadoプロジェクト。 作成手順 以下の手順はVivado 2014.3.1で確認しています。 1. 最新のbit...
FPGA Vivado ロジックアナライザの実行手順
Vivadoでビルドインのロジックアナライザを使ってデバッグする場合の手順です。 1. Vivadoのプロジェクトを準備する デバッグを行うデザインを含むVivadoのプロジェクトを用意します。 2. HDLにマークをつける デバッグを行う...
FPGA Vivadoのマルチスレッド数を変えると速くなるか
Vivadoはツールが使用するマルチスレッドの最大数を変更できます。マニュアルによると、マルチスレッドのデフォルト値はWindowsが2でLinuxが8です。この値を変更するとVivadoの処理が速くなるか実際に試してみました。 比較環境 ...
設計 yosysで論理合成
ANDやORといった基本ゲートで構成されたネットリストを生成したくて、yosysを試してみました。yosysはフリー(ISC license)のVerilog-HDL合成ツールです。 Veriligで回路設計を行った時、最終的には論理合成ツ...
jp リンク層 – ソフトウェアドライバ
リンク層とインターネット層を接続するLow-level APIを実装します。Low-level APIは、FPGAに実装されたEthernet MAC CoreとLocal Memoryをアクセスし、Ethernet Frameの送受信を行...
jp 動作テストとまとめ
PC上のWebブラウザからWebサーバをアクセスし、ブラウジングが問題なく動作する事を確認しました。 テスト環境 LAN: 100Base-TX 組み込みシステム IPアドレス:192.168.11.200 Note PC IPアドレス: ...
jp アプリケーション層 – WebサーバとCGI
uIPに付属のWebサーバアプリケーション(apps/webserver)を利用して、TCP/IP上にHTTPを実装します。 Webサーバの動作 Webサーバは、HTTPクライアントからのリクエストを受け取ると、それに対するレスポンスを返し...