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FPGA

Avnet Ultra96-V2のUARTとJTAG

Ultra96-V2は、Zynq UltraScale+ MPSoC ZU3EG A484を搭載したシングルポードコンピュータです。SDカードから起動したLinuxで動作します。 Ultra96-V2は、他の多くのFPGAボードと異なり、U...
AI

FPGA向けAI開発環境

FPGAを使ったAIの開発を検討するとき、候補になるのはVitis AIとOpenVINOです。場合によっては、Pythonを使ったFPGA開発が行えるPYNQも候補になります。 名称ベンダー開発環境FPGA開発キットキットの価格(1$=1...
AI

Intel Neural Compute Stick 2の動作確認

Intel Neural Compute Stick2(NCS2)をRaspberry Pi 3で動作させた時のメモです。 NCS2の概要 USBで機器に接続して利用するディープラーニング推論のアクセラレータ。 製造中止が決まっている。テク...
開発キット

Vivado-MLスタンダードエディションで利用可能な評価ボード

Vivado-MLスタンダードエディションの範囲で利用できるデバイスを搭載した評価ボード を確認したときのメモです。 Spartan 7 名称搭載デバイス価格ビデオ出力Xilinx Spartan 7 SP701XC7S100$836HDM...
AI

Google Coral Dev Boardのセットアップ

AI用のEdge TPUを搭載したCoral Dev Boardのセットアップを行った時のメモです。Coral Dev Boardを利用するには、最初にOS(Mendel Linux)のセットアップが必要です。 Mendel Linuxは、...
FPGA

Quartus Prime Lite Editionのプロジェクト管理

Quartus Prime Light EditionとNios II Eclipseのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。 Quartus Prime Quartus Primeでプロジェクト・デ...
FPGA

デザインに変更を加えた後にNios II Eclipseで必要な処理

デザインを変更してQuartus Primeでコンパイルを実行した後、Eclipseからプログラムを実行しようとすると、次のようなエラーが発生します。 Generate the BSP to update the Makefile, and...
FPGA

VivadoとVitisのプロジェクトデータ管理

VivadoやVitisのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。 Vivado Vivadoでプロジェクト・データのアーカイブファイルを作成し、それを別のPCなどで展開してVivadoで読み込むだけで...
FPGA

Vitisでの自作IPパッケージのコンパイルエラー

自作のAXI IPパッケージを含むデザイン用のプロジェクトをVitisでコンパイルしようとすると次のようなエラーが表示されました。エラーは、Vitisプロジェクトでsystem_wrapperをコンパイルする時に発生しています。 "Runn...
FPGA

AXI Verification IPのコマンドライン実行

VivadoのAXI Verification IP(AXI VIP)をWindows10のコマンドプロンプトから実行したときのメモです。 サンプルの生成 Vivadoで適当なプロジェクトを作成してIP CatalogからAXI VIPを生...
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