FPGAVivado Simulatorのコマンドライン実行(Tcl Shell) Windows10のTclShell上でVivadoSimulatorをコマンドライン実行する時の手順です。TclShellの起動WindowsのスタートメニューからVivadoTclShellを起動します。TclShellを選択TclSh...2021.07.15FPGA
FPGAVivadoとVitisでFPGAをデバッグする時の注意点 VitisのアプリをFPGAの実機を使ってデバッグする場合、VivaoのFlowNavigator/PROGRAMANDDEBUGでHardwareManagerを開き、ロジックアナライザのトリガー設定などを行ってからVitisでアプリケー...2021.04.02FPGA設計
FPGAMicroblazeのHeap設定 Vitisでアプリケーションプロジェクトを作成してmallocを実行すると、全く成功しません(NULLが返ってくる)。システムのプロセッサはArty上に構築したMicroBlazeです。Artyにはボード上に256MBのDDRメモリが搭載さ...2021.03.24FPGA設計
設計Vivao [Place 30-58] place_designエラー Vivadoで外部ピンを若干追加してデザインを配置配線すると、次のような予想しないエラーがでました。[Place30-58]IOplacementisinfeasible.Numberofunplacedterminals(1)isgrea...2021.03.05設計
設計LinuxのUSB-Blasterエラー Quartus20.1のprogrammerでFPGAにデータを書き込もうとするとエラーになりました。環境はCentOS7です。StartをクリックしてもProgressがFailedと表示されます。programmerのエラーQuartu...2021.02.24設計
設計VitisでExecutables selected for download …というワーニングが出る MicroBlaze用のプロジェクトをVitis(2020.2)を実行しようとしたところ、まったく動かなくなりました。画面には次のような見慣れないポップアップウィンドウが表示されます。Vitisのワーニング"プロセッサが見つからない"といっ...2021.02.17設計
設計VivadoのUART Vivado/Vitisv2020.1でArtyのArduino/chipKITShieldConnectorからシリアルデータを取り込んだ時のメモです。ArtyのArduino/chipKITShieldConnectorVivadoAr...2020.11.30設計
設計QuartusのUART DE10-LiteのArduinoUnoR3ExpansionHeaderからシリアルデータを取り込むには、PlatformDesignerでUART(RS-232SerialPort)をインスタンス化すればよいだけなのですが、レジスタ設定...2020.11.25設計
設計Nios II Software Build Tools for Eclipseが起動しない Windows10にインストールしたQuartusPrimeLiteEdition20.1のToolsメニューからNiosIISoftwareBuildToolsforEclipseを選択してもEclipseが起動しません。Eclipseが...2020.11.21設計
設計[DRC NSTD-1]と[DRC UCIO-1]のエラー 昔のArty用VivadoプロジェクトデータをVivado2017.2でビルドすると、bitgenで次のエラーが発生しました。[DRCNSTD-1]UnspecifiedI/OStandard:4outof66logicalportsuse...2020.11.21設計