FPGA デザインに変更を加えた後にNios II Eclipseで必要な処理
デザインを変更してQuartus Primeでコンパイルを実行した後、Eclipseからプログラムを実行しようとすると、次のようなエラーが発生します。Generate the BSP to update the Makefile, and ...
round_stone
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FPGA VivadoとVitisのプロジェクトデータ管理
VivadoやVitisのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。VivadoVivadoでプロジェクト・データのアーカイブファイルを作成し、それを別のPCなどで展開してVivadoで読み込むだけです。...
FPGA Vitisでの自作IPパッケージのコンパイルエラー
自作のAXI IPパッケージを含むデザイン用のプロジェクトをVitisでコンパイルしようとすると次のようなエラーが表示されました。エラーは、Vitisプロジェクトでsystem_wrapperをコンパイルする時に発生しています。 "Runn...
FPGA AXI Verification IPのコマンドライン実行
VivadoのAXI Verification IP(AXI VIP)をWindows10のコマンドプロンプトから実行したときのメモです。サンプルの生成Vivadoで適当なプロジェクトを作成してIP CatalogからAXI VIPを生成し...
FPGA Vivado Simulatorのコマンドライン実行(Tcl Shell)
Windows10のTcl Shell上でVivado Simulatorをコマンドライン実行する時の手順です。Tcl Shellの起動WindowsのスタートメニューからVivado Tcl Shellを起動します。Tcl Shellを選...
FPGA VivadoとVitisでFPGAをデバッグする時の注意点
VitisのアプリをFPGAの実機を使ってデバッグする場合、VivaoのFlow Navigator/PROGRAM AND DEBUGでHardware Managerを開き、ロジックアナライザのトリガー設定などを行ってからVitisでア...
FPGA MicroblazeのHeap設定
Vitisでアプリケーションプロジェクトを作成してmallocを実行すると、全く成功しません(NULLが返ってくる）。システムのプロセッサはArty上に構築したMicroBlazeです。Artyにはボード上に256MBのDDRメモリが搭載さ...
設計 Vivao [Place 30-58] place_designエラー
Vivadoで外部ピンを若干追加してデザインを配置配線すると、次のような予想しないエラーがでました。[Place 30-58] IO placement is infeasible. Number of unplaced terminals...
設計 LinuxのUSB-Blasterエラー
Quartus20.1のprogrammerでFPGAにデータを書き込もうとするとエラーになりました。環境はCentOS7です。StartをクリックしてもProgressがFailedと表示されます。programmerのエラーQuartu...
設計 VitisでExecutables selected for download …というワーニングが出る
MicroBlaze用のプロジェクトをVitis(2020.2)を実行しようとしたところ、まったく動かなくなりました。画面には次のような見慣れないポップアップウィンドウが表示されます。Vitisのワーニング"プロセッサが見つからない"といっ...