設計Vivado2020.1でArtyのGetting Started with Microblaze
Vivado2015.4が前提のArtyGettingStartedwithMicroblazeチュートリアルを、Vivado2020.1で実行したときのメモです。チュートリアルの冒頭に「このガイドは古いので、こちらを参照してください」とい...
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設計
FPGACentOS7から起動したXilinxSDKでjava.lang.NullPointerExceptionが発生する
CentOS7環境でXilinxSDKを起動し、プロジェクトのプロパティ画面からコンパイラの設定(C/C++BuildSettings)を表示しようとすると、正常に表示されない場合があります。以下は、Vivado2016.4環境のXilin...
設計Quartus Prime 19.1のPlatform DesignerでGenerateが失敗する
QuartusPrimeライト・エディションのバージョン19.1からPlatformDesignerを起動し、GenerateでHDLを生成しようとすると、次のようなエラーが発生しました。QuartusPrimeの実行プラットフォームはCe...
設計IcarusVerilogのPLI1.0で浮動小数点入力
IcarusVerilogのPLI1.0サンプルです。浮動小数点の値をバイナリ値に変換するtaskをPLI1.0で定義し、テストベンチで使用するサンプルです。動作環境はCentOS7です。サンプルの内容は、以下のCver版と同じです。Cve...
機能検証Icarus VerilogとSCVの連携(VPI)
VerilogRTLのデザインをSCV(SystemCVerificationLibrary)で検証する環境のサンプルです。サンプルの動作環境このサンプルは次の環境で動作を確認しました。OS:CentOS7.7IcarusVerilog:1...
機能検証Icarus VerilogとSystemCの連携(VPI)
VerilogRTLのデザインをSystemCで検証する環境のサンプルです。通常、VerilogRTLのデザインは、Verilogのテストベンチでテストデータ生成や出力データの検証を行いますが、VPI(VerilogProceduralIn...
その他Microsoft社とAmazon社のEDA開発環境
情報処理学会誌に掲載されていた「会議レポート DAC2019参加報告」という記事で、Microsoft社やAmazon社もDAC2019に出展していたことを知ったので、どのような内容なのか調べてみました。EDA環境のクラウド化記事を読んだと...
その他イーサネットコンバーター
PCにLinuxをインストールしたり、FPGAをネットワークに接続したりするとき、イーサネットの接続ポートが近くにない場合があります。このような時は、イーサネットコンバーターでPCやFPGAをWi-Fi環境に接続する方法があります。イーサネ...
その他ISEとVivado
Xilinx社のFPGA用開発ツールには、VivadoとISEの2種類があります。簡単に言ってしまえば、Vivadoは比較的新しいFPGA用の開発ツール、ISEは旧式FPGA用の開発ツールです。一般的に、新しいFPGAの方が高機能ですが、ア...
開発キットDE10-Liteの開封
Terasic社のDE10-Liteを借りる機会がありました。ボードの概要DE10-Liteは、Intel社のMAX10が搭載されたFPGAボードです。価格は85ドルです。日本では、13,000円ほどで販売されているようです(2017年末現...