jp インターネット/トランスポート層 – TCP/IPスタック
インターネット/トランスポート層として、リンク層上にTCP/IPを実装します。今回の実装では、uIP*1を利用しました。 uIP uIPは、Swedish Institute of Computer ScienceのAdam Dunkels...
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jp jp リンク層 – ハードウェアシステム
リンク層のハードウェア部分は、CPUとEthernet MAC Coreを格納するFPGAを中心としたシステムで実現しています。 ハードウェアシステム構成 システムの概要は次の通りです。 CPUはSH-4A Ethernet MAC Cor...
jp リンク層 – Ethernet MAC Core
OpenCores リンク層のEthernet MACには、OpenCores*1で配布されているオープンソース IP Core(Ethernet MAC 10/100 Mbps)を利用しました。 Coreの動作確認 最初にCore単独の動...
jp 組み込みシステムとネットワーク
組み込みシステムにネットワーク機能が加わると、より柔軟なシステム設計が可能になります。例えば、複数のノード間でそれぞれの情報を共有しながら動作を行ったり、ある機能を分離して複数のノードでシェアする事が可能になります。このように、ネットワーク...
OpenCores 挑戦!OpenCoresにIPコアを登録(その3)
OpenCoresではWISHBONEバスが奨励されているので、IPコアの外部バスをオリジナルの仕様からWISHNBONEバスに変更しました。 リセット信号 OpenCoresのデザインガイドライン「OpenCores HDL modeli...
設計 Icarus VerilogのVPI
VPIを使うと、自作のC関数をVerilog環境にtaskとして追加できます。Icarus VerilogにVPIでtaskを追加してシミュレーションを実行する手順は次の通りです。 Cコードのコンパイル Verilogコードのコンパイル シ...
設計 Icarus Verilogのインストール
Mac OS X YosemiteにIcarus Verilogをインストールしました。Icarus Verilogはオープンソース(GNU General Public License)のVerilogシミュレータです。 インストール手順...
設計 doxverilogのインストール
Verilog用のドキュメントジェネレータdoxverilogをインストールして試しました。SourceForgeのダウンロードデータが壊れているので、インストールにかなり苦戦しました。 doxverilogについて doxverilogは...
設計 GPL Cverのコンパイル OS X Yosemite
GPL CverをMac OS X Yosemite(Version 10.10.2)のターミナルでコンパイルしてみました。まず、ソースコードを展開してsrcディレクトリに移動します。 bzip2 -d gplcver-2.12a.src....
OpenCores 挑戦!OpenCoresにIPコアを登録(その2)
OpenCoresのデザインガイドラインを確認してみました。 FAQページのDesign Guidelinesには次のように書かれています。 ・設計言語は何を使えばよいですか? 特におすすめの言語はありませんが、あまり使われていない言語で設...