FPGA Vivado Simulatorのコマンドライン実行(Tcl Shell)
Windows10のTcl Shell上でVivado Simulatorをコマンドライン実行する時の手順です。 Tcl Shellの起動 WindowsのスタートメニューからVivado Tcl Shellを起動します。 Tcl Shel...
シミュレータ
FPGA FPGA Vivado Simulatorのコマンドライン実行
Vivado Simulatorをコマンドラインから実行する場合、xvlog,xelab,xsimを続けて実行します。 #!/bin/sh # RTL directory RTL_DIR="../rtl" INC_DIR="../inclu...
設計 ModelSimコマンドライン実行用シェルスクリプト(VHDL)
ModelSimコマンドライン実行用スクリプトのVHDL版です。 ModelSimは、コマンドラインで直接実行することができます。例えば、次のようなシェル・スクリプト作ってModelSimの処理を記述しておくと、LinuxのターミナルやWi...
設計 Icarus VerilogのVPI
VPIを使うと、自作のC関数をVerilog環境にtaskとして追加できます。Icarus VerilogにVPIでtaskを追加してシミュレーションを実行する手順は次の通りです。 Cコードのコンパイル Verilogコードのコンパイル シ...
設計 Icarus Verilogのインストール
Mac OS X YosemiteにIcarus Verilogをインストールしました。Icarus Verilogはオープンソース(GNU General Public License)のVerilogシミュレータです。 インストール手順...
設計 GPL Cverのコンパイル OS X Yosemite
GPL CverをMac OS X Yosemite(Version 10.10.2)のターミナルでコンパイルしてみました。まず、ソースコードを展開してsrcディレクトリに移動します。 bzip2 -d gplcver-2.12a.src....
設計 CverのPLIで浮動小数点入力(Linux)
Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはCver、動作環境はLinux(ubuntu 14.04LTE 64bit)です。 ステップ1: PLI用Cファイルの準備 ステップ2: Cファイル...
設計 ModelSimのPLIで浮動小数点入力(cygwin)
Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはModelSim、動作環境はWindows上のcygwinです。 手順は次の4ステップです。 ステップ1: PLI用Cファイルの準備 ステップ2: ...
設計 Verilogシミュレータの実行時間比較
計測の目的 ModelSim-Altera Starter Edition(以下ModelSim-ASE)は、デザインがある規模を超えるとシミュレーション速度が低下します(ビジネスモデル的に)。その場合、シミュレーション開始時に次のようなワ...
設計 ubuntu 64bitでのPLIコンパイル
ubuntu 64bit環境でModelSimにPLIライブラリをロードする場合は、32bitのシェアード・ライブラリを生成します。具体的には、生成時に次のオプションを指定します。 コンパイル・オプション: -m32を追加 リンク・オプショ...