OpenCores挑戦!OpenCoresにIPコアを登録(その2)
OpenCoresのデザインガイドラインを確認してみました。 FAQページのDesign Guidelinesには次のように書かれています。 ・設計言語は何を使えばよいですか? 特におすすめの言語はありませんが、あまり使われていない言...
OpenCoresOpenCores挑戦!OpenCoresにIPコアを登録(その1)
OpenCoresにIPコアを登録するにはどうすればよいでしょうか？ OpenCoresのサイトのFAQページが参考になります。このページのTerms and conditionsの"To create project"には次のように書か...
OpenCores挑戦!OpenCoresにIPコアを登録(その0)
3DグラフィクスのIPコアをOpenCores(に登録してみようと思います。 Wire-Frame 3D Graphics Accelerator IP CoreとしてOpenCores.orgに登録しました OpenCoresは、無償...
設計CverのPLIで浮動小数点入力(Linux)
Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはCver、動作環境はLinux(ubuntu 14.04LTE 64bit)です。 ステップ1: PLI用Cファイルの準備 ステップ2: C...
設計ModelSimのPLIで浮動小数点入力(cygwin)
Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはModelSim、動作環境はWindows上のcygwinです。 手順は次の4ステップです。 ステップ1: PLI用Cファイルの準備 ステ...
FPGAOSとVivadoの実行時間
あるデザインのVivadoの実行時間を、オペレーティング・システムのみを変えて比較しました。 比較環境 マシンのスペック プロセッサ Core i5-2415M CPU @2.30GHz メモリ 8GB ...
設計Verilogシミュレータの実行時間比較
計測の目的 ModelSim-Altera Starter Edition(以下ModelSim-ASE)は、デザインがある規模を超えるとシミュレーション速度が低下します(ビジネスモデル的に)。その場合、シミュレーション開始時に次のような...
設計ubuntu 64bitでのPLIコンパイル
ubuntu 64bit環境でModelSimにPLIライブラリをロードする場合は、32bitのシェアード・ライブラリを生成します。具体的には、生成時に次のオプションを指定します。 コンパイル・オプション: -m32を追加 ...
FPGAQuartus IIをubuntuにインストールする
Quartus IIをubuntu 14.04 LTS(64bit)にインストールした時のメモです。(注:ubuntuはQuartus IIのオペレーティング・システム・サポートに記載されていないので、動作の保証はありません) 通常の...
設計emacsのverilogモードを無効にする方法
emacsはVerilogのファイルを開くと、自動的にVerilog Modeになります。Verilog Modeは、Verilogのキーワードを色付けして見やすくしたり、またインデントを自動的に調整したりしてくれます。 いろ...