設計 CverのPLIで浮動小数点入力(Linux) Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはCver、動作環境はLinux(ubuntu 14.04LTE 64bit)です。 ステップ1: PLI用Cファイルの準備 ステップ2: Cファイル... 2015.02.08 設計
設計 ModelSimのPLIで浮動小数点入力(cygwin) Verilog PLIで浮動小数点の値をバイナリ値に変換する方法を紹介します。シミュレータはModelSim、動作環境はWindows上のcygwinです。 手順は次の4ステップです。 ステップ1: PLI用Cファイルの準備 ステップ2: ... 2015.02.07 設計
FPGA OSとVivadoの実行時間 あるデザインのVivadoの実行時間を、オペレーティング・システムのみを変えて比較しました。 比較環境 マシンのスペック プロセッサ Core i5-2415M CPU @2.30GHz メモリ 8GB 比較するOS OSは、同一PCの同一... 2015.02.05 FPGA
設計 Verilogシミュレータの実行時間比較 計測の目的 ModelSim-Altera Starter Edition(以下ModelSim-ASE)は、デザインがある規模を超えるとシミュレーション速度が低下します(ビジネスモデル的に)。その場合、シミュレーション開始時に次のようなワ... 2015.02.01 設計
設計 ubuntu 64bitでのPLIコンパイル ubuntu 64bit環境でModelSimにPLIライブラリをロードする場合は、32bitのシェアード・ライブラリを生成します。具体的には、生成時に次のオプションを指定します。 コンパイル・オプション: -m32を追加 リンク・オプショ... 2015.02.01 設計
FPGA Quartus IIをubuntuにインストールする Quartus IIをubuntu 14.04 LTS(64bit)にインストールした時のメモです。(注:ubuntuはQuartus IIのオペレーティング・システム・サポートに記載されていないので、動作の保証はありません) 通常のインス... 2015.02.01 FPGA
設計 emacsのverilogモードを無効にする方法 emacsはVerilogのファイルを開くと、自動的にVerilog Modeになります。Verilog Modeは、Verilogのキーワードを色付けして見やすくしたり、またインデントを自動的に調整したりしてくれます。 いろいろ便利なVe... 2015.01.26 設計
設計 ModelSimコマンドライン実行用シェルスクリプト(Verilog) (VHDL版の記事はこちら) QuartusII ウェブエディシションに含まれているModelSim Altera Starter Editionは、ライセンス不要のVerilog/VHDLシミュレータです。 無償で利用できるシミュレータの... 2015.01.15 設計
設計 GPL Cverの実行スクリプト GPL Cverはオープンソースのインタプリタ型Verilogシミュレータです。 10年位利用していますが、CVerのシミュレーションで問題が起きた記憶はありません。 ただ、GPL Cverには次のような制約があるので注意が必要です。 Sy... 2015.01.15 設計
en Link Layer – Ethernet MAC Core OpenCores This implementation uses an open source IP core "Ethernet IP Core" as Ethernet MAC sub Layer. Ethernet IP Core... 2014.12.03 ennetworkOpenCoresサブページ