FPGAOSとVivadoの実行時間
あるデザインのVivadoの実行時間を、オペレーティング・システムのみを変えて比較しました。比較環境マシンのスペックプロセッサCorei5-2415MCPU@2.30GHzメモリ8GB比較するOSOSは、同一PCの同一内蔵ハードディスクにデ...
FPGA
設計Verilogシミュレータの実行時間比較
計測の目的ModelSim-AlteraStarterEdition(以下ModelSim-ASE)は、デザインがある規模を超えるとシミュレーション速度が低下します(ビジネスモデル的に)。その場合、シミュレーション開始時に次のようなワーニン...
設計ubuntu 64bitでのPLIコンパイル
ubuntu64bit環境でModelSimにPLIライブラリをロードする場合は、32bitのシェアード・ライブラリを生成します。具体的には、生成時に次のオプションを指定します。コンパイル・オプション:-m32を追加リンク・オプション:-m...
FPGAQuartus IIをubuntuにインストールする
QuartusIIをubuntu14.04LTS(64bit)にインストールした時のメモです。(注:ubuntuはQuartusIIのオペレーティング・システム・サポートに記載されていないので、動作の保証はありません)通常のインストール手順...
設計emacsのverilogモードを無効にする方法
emacsはVerilogのファイルを開くと、自動的にVerilogModeになります。VerilogModeは、Verilogのキーワードを色付けして見やすくしたり、またインデントを自動的に調整したりしてくれます。いろいろ便利なVeril...
設計ModelSimコマンドライン実行用シェルスクリプト(Verilog)
(VHDL版の記事はこちら)QuartusIIウェブエディシションに含まれているModelSimAlteraStarterEditionは、ライセンス不要のVerilog/VHDLシミュレータです。無償で利用できるシミュレータの中で、Sys...
設計GPL Cverの実行スクリプト
GPLCverはオープンソースのインタプリタ型Verilogシミュレータです。10年位利用していますが、CVerのシミュレーションで問題が起きた記憶はありません。ただ、GPLCverには次のような制約があるので注意が必要です。SystemV...
enLink Layer – Ethernet MAC Core
OpenCoresThisimplementationusesanopensourceIPcore"EthernetIPCore"asEthernetMACsubLayer.EthernetIPCoreisfreelyavailablefr...
enApplication Layer – WEB Server and CGI
uIPcontainsWEBServersampleapplicationinapps/webserver.TheApplicationLayerforthisimplementationusesthatone.WEBServerProce...
enInternet/Transport Layer – TCP/IP Stack
TheimplementationforTCP/IPusesuIP*1asaTCP/IPStack.uIPuIPisanopensourceTCP/IPStackdevelopedbyAdamDunkelsoftheNetworkedEmb...