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FPGA

DE0-Nano-SoC用ベアメタルアプリとFPGAコンフィギュレーション

DE0-Nano-SoCのベアメタルアプリをSDカードからブートするとき、FPGAのコンフィギュレーションも同時に行う場合の手順です。 ベアメタルアプリとFPGAコンフィギュレーション FPGAのコンフィギュレーションは、HPSでFPG...
FPGA

ISEのxstをコマンドラインから実行する

xstはISE標準の論理合成ツールです。論理合成可能なVerilogやVHDLのコードをネットリストに変換します。VerilogのサポートはVerilog2001です。SystemVerilogはサポートされていません。 xstをコマンド...
FPGA

ISEのCORE Generatorをコマンドラインから実行する

Xilinx社の最新の開発環境はVivadoに移行しましたが、Virtex-6やSpartan-6、またそれらよりも古いデバイスを使う場合は、以前の開発環境であるISEを使うことになります。 ISEでは、CORE Generatorを...
開発キット

ML605

評価キットの概要 Xilinx社のVirtex-6を搭載したFPGA開発キットです。2011年に1,995ドルで購入しました。搭載されているVirtex-6はXC6VLX240Tです。 この評価キットを購入する以前は、Spartan3 ...
開発キット

組み込みシステム評価キット

評価キットの概要 CQ出版社のFPGA開発キットです。2008年に購入しました。この開発キットには、2個のSpartan3が搭載されています。パッケージにも記載されていますが、FPGA搭載マザーボードというコンセプトの開発キットです。IP...
FPGA

Cyclone V ACPの実験その3

前回の実験で、ACPを有効にすることができました。では、ACPを有効にするために必要とされている設定を個別に解除した場合、本当にACPが無効になるのかを確認しました。 ACPの設定解除 1. AxUSER=0に設定 //PP_AXI...
FPGA

Cyclone V ACPの実験その2

前回の実験で、ACPが期待通りに動かない環境を作ることができました。この環境に設定を追加してACPを有効にします。Cyclone Vのマニュアルに記載されているACPの有効化に必要な設定は次のとおりです。 (Cyclone V Hard ...
FPGA

Cyclone V ACPの実験その1

Cyclone Vでは、ACP(Accelerated coherency port)の機能を使うことで、CPUとFPGA内のAXIマスタでメイン・メモリの内容を共有できます。通常、このようなメモリの共有にはキャッシュ・フラッシュが必要にな...
FPGA

DE0-Nano-SoC用ベアメタルアプリのインタラプト

Cyclone Vのベアメタルアプリで、FPGAからHPSへのインタラプトを認識するインタラプト・ハンドラの作成例です。 ハードウェアについて FPGAから出力したインタラプトを、QsysのPIOを介してHPSに接続しています。回路とQ...
設計

VerilogとVHDLの記述比較(テストベンチ)

ModelSimコマンドライン実行用シェルスクリプトのVerilogとVHDLのサンプル・データについて、テストベンチの記述を比較しました。 サンプル・データはgithubにあります。 テストベンチの概要 テストベンチは、大きく3...
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