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FPGA

Cyclone VでACPのアドレス設定を誤った場合の描画結果

Opencores.orgで公開した3DCGIPコアをDE0-Nano-SoCに移植したところ、描画結果が正しく表示されないという現象が発生しました。ZedBoard版は問題になく表示されているので、AXIなどの基本的な設計部分に問題はない...
2016.10.10
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FPGA

iCEstick Evaluation KitをUSBシリアル・アダプタとして使う

ずいぶん前に、iCEstickという評価キットを入手しました。Lattice社製のiCE40というFPGAが搭載されている、USBポート直結で使える小型のFPGA評価キットです。何に使おうかとずっと悩んでいたのですが、3.3VのUSBシリア...
2016.08.26
FPGA
設計

AXIの4KBルール違反

OpenCoresに登録したwf3dをZedBoardとDE0-Nano-SoCに移植しました。wf3dの外部インターフェースはデフォルトでWISHBONEバスなのですが、ZedBoardやDE0-Nano-SoCに搭載されているFPGAで...
2016.07.26
設計
FPGA

Vivadoコマンドラインとロジックアナライザ

Tclスクリプトを使ったVivadoのコマンドライン実行は非常に快適なのですが、唯一困るのがロジックアナライザの設定です。ロジックアナライザを利用する場合は、追加の処理が必要になります。Tclスクリプトとロジックアナライザの設定前提Viva...
2016.06.06
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Vivado HLSで作ったAXI4-Lite IPのAPI

VivadoHLSで高位合成を行うと、RTLと共にSDK用のAPIが生成されます。APIの利用方法をベアメタルで確認しました。確認用のC関数float_topという名前の関数です。aとbに単精度の浮動小数点形式の値を設定すると、cに乗算結果...
2016.05.27
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Vivado HLSで作ったAXI4-Lite IPの組込み

VivadoHLSで作成したIPコアで気になるのは、次の点です。本当にHLSで指定した動作周波数で配置配線ができるのか？（本当にタイミング収束するのか？）なぜこのような点が気になるかというと、従来のASICやFPGAの論理合成ツールでは、実...
2016.05.27
FPGA
FPGA

Vivado HLSメモ

VivadoHLWebPACKEditionからVivaoHLS(高位合成)を無償で試せるようになりました。VivadoHLSを使うと、CやC++で記述したコードからVerilogやVHDLのコードが生成できます。Vivado2015.4で...
2016.05.17
FPGA
FPGA

Avalon-MMスレーブとWISHBONEの変換

OpenCoresではWISHBONEバスというインターフェース・プロトコルの使用が奨励されており、また、実際にWISHBONEバスが多く使われています。このため、OpenCoresのIPコアをQuartusII(Prime)のQsysにモ...
2016.05.13
FPGA
FPGA

vivadoコマンドライン実行のまとめ

最低限の設定ファイルを使って、Vivadoのコマンドラインからプロジェクト環境を再構築する場合の例です。実行に必要なファイルTclスクリプトファイルとRTL、SDK用のCソースがあれば、プロジェクト環境を再生成できます。VivadoのIPコ...
2016.04.21
FPGA
FPGA

VivadoのFPGAコンフィギュレーションとSDK起動をコマンドラインで実行する

VivadoGUIのProgramDeviceとのLaunchSDKをコマンドラインから実行する場合の手順です。ProgramDeviceTclスクリプト次のようなTclスクリプトを作成します。この例では、zed_base_wrapper....
2016.04.19
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