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設計

yosysで論理合成

ANDやORといった基本ゲートで構成されたネットリストを生成したくて、yosysを試してみました。yosysはフリー(ISC license)のVerilog-HDL合成ツールです。 Veriligで回路設計を行った時、最終的には論理合成...
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Webサーバ

Page 4 of 7 < Previous1234567Next > リンク層 - ソフトウェアドライバ リンク層とインターネット層を接続するLow-level APIを実装します。Low-level APIは、F...
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Webサーバ

Page 7 of 7 < Previous1234567 動作テストとまとめ PC上のWebブラウザからWebサーバをアクセスし、ブラウジングが問題なく動作する事を確認しました。 テスト環境 LAN: 100B...
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Webサーバ

Page 6 of 7 < Previous1234567Next > アプリケーション層 - WebサーバとCGI uIPに付属のWebサーバアプリケーション(apps/webserver)を利用して、TCP/IP...
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Webサーバ

Page 5 of 7 < Previous1234567Next > インターネット/トランスポート層 - TCP/IPスタック インターネット/トランスポート層として、リンク層上にTCP/IPを実装します。今回の...
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Webサーバ

Page 3 of 7 < Previous1234567Next > リンク層 - ハードウェアシステム リンク層のハードウェア部分は、CPUとEthernet MAC Coreを格納するFPGAを核としたシステム...
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Webサーバ

Page 2 of 7 < Previous1234567Next > リンク層 - Ethernet MAC Core OpenCores リンク層のEthernet MACには、OpenCores*1で配布さ...
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Webサーバ

Page 1 of 71234567Next > 組み込みシステムとネットワーク 組み込みシステムにネットワーク機能が加わる事で、より柔軟なシステム設計が可能になります。例えば、複数のノード間でそれぞれの情報を共有しながら動作を...
OpenCores

挑戦!OpenCoresにIPコアを登録(その3)

OpenCoresではWISHBONEバスが奨励されているので、IPコアの外部バスをオリジナルの仕様からWISHNBONEバスに変更しました。 リセット信号 OpenCoresのデザインガイドライン「OpenCores HDL mode...
設計

Icarus VerilogのVPI

VPIを使うと、自作のC関数をVerilog環境にtaskとして追加できます。Icarus VerilogにVPIでtaskを追加してシミュレーションを実行する手順は次の通りです。 Cコードのコンパイル Verilogコードのコ...
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