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FPGA

Vivadoロジックアナライザの実行手順その2(Block Design)

Vivadoでロジックアナライザを利用する場合、観測したい信号がHDL中に記載されている場合は(* mark_debug = "true" *)の追加が必要でした(Verilogの場合)。Block Design内の信号を観測する場合には、...
FPGA

Zynq-7000のAXIスレーブ比較

Zynq-7000のPL(Programmable Logic)にAXIマスタのユーザー回路を実装した場合、その接続先はPS(Processing System)のAXIスレーブ・インターフェースです。例えば、ユーザー回路からメイン・メモリ...
FPGA

Zynq-7000とCyclone Vのアドレス・マップ

Zynq-7000とCyclone Vの仕様書を読むと、2つのデバイスはかなり似ています。どちらのデバイスも、内部構成を単純化すると、次の図のようになっています。 具体的には、次のような共通点があります。 Cortex-A9x2を内蔵した、...
設計

yosysで論理合成(フリップ・フロップ)

前回はyosysをubuntunにインストールして簡単な基本ゲートの論理合成を行いました。今回は、クロックを使用した設計データの論理合成を試してみます。 合成を行う設計データ クロックを使用した設計で一番簡単なDフロップ・プロップで論理合成...
FPGA

Quartus IIウェブ・エディションとQuartus Primeライト・エディションの比較

Quartus IIのバージョンが新しくなり、15.1からQuartus Primeと呼ばれているようです。 バージョン 15.1 より、Quartus II ウェブ・エディションは、Quartus Prime ライト・エディションとなりま...
FPGA

Cyclone VのAXI応答

Cyclone Vの内部は、Cortex-A9を内蔵したHPS(Hard Processor System) Portionと、ユーザー回路をプログラムできるFPGA Portionで構成されています。FPGA Portionに実装したユー...
FPGA

Zynq-7000のAXI3にAXI4を接続する

Zynq-7000は3種類のAXI(AXI_GP,AXI_HP,AXI_ACP)をサポートしていますが、いずれもAXIのバージョンはAXI3です。AXI4とAXI3にはいくつかの違いがありますが、大きな違いの1つが最大バースト長です。AXI...
機能検証

Mac OS XでSystemCとSCV

Mac OS XにSystemC 2.3.1とSCV 2.0.0をインストールして簡単なデザインをコンパイルした時のメモです。SystemCプロジェクトのコンパイルと実行は、OS XのTerminal上で行っています。 ダウンロード Acc...
FPGA

Cyclone V HPSへのインタラプト入力(ハンドラ部分)

ユーザー回路からインタラプト信号は、Qsysを利用してCyclone VのHPSに入力することができました。次に行うのは、インタラプト・ハンドラの動作確認です。当初、ベアメタルでインタラプトの動作を確認しようと考えていました。しかし、Cyc...
FPGA

Cyclone V HPSへのインタラプト入力(Qsys部分)

DE0-Nano-SoCに搭載されているCyclone Vで、ユーザー回路からHPSにインタラプト信号を接続する手順です。Quartus IIではQsysでHPSの設定などを行いますが、 インタラプト信号はどうやってQsysに入力すれば良い...
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