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FPGA

DE0-Nano-SoC用ベアメタルアプリのコンパイル

ベアメタルアプリのコンパイル環境を構築する手順のメモです。コンパイル環境は、既存のサンプルをベースに作成しました。参考にしたサンプルはこちらのものです。 readmeを読むと、Altera Cyclone V SoC Development...
FPGA

DE0-Nano-SoCでベアメタルアプリを実行する手順

DE0-Nano-SoCを使って、LinuxなどのOSを使わない生アプリ(Bare Metal:ベアメタル)を実行するまでの手順です。 DE0-Nano-SoCでのブートについて DE0-Nano-SoCに搭載されているCyclone Vに...
FPGA

Altera Boot Disk Utilityのエラー

Cyclone Vでベアメタルアプリ(bare metal: LinuxなどのOSを使わないアプリ)を作成する場合、アプリのバイナリをalt-boot-disk-utilでSDカードにコピーします。 ベアメタルアプリ作成の詳しい手順はこちら...
FPGA

Vivadoロジックアナライザの実行手順その2(Block Design)

Vivadoでロジックアナライザを利用する場合、観測したい信号がHDL中に記載されている場合は(* mark_debug = "true" *)の追加が必要でした(Verilogの場合)。Block Design内の信号を観測する場合には、...
FPGA

Zynq-7000のAXIスレーブ比較

Zynq-7000のPL(Programmable Logic)にAXIマスタのユーザー回路を実装した場合、その接続先はPS(Processing System)のAXIスレーブ・インターフェースです。例えば、ユーザー回路からメイン・メモリ...
FPGA

Zynq-7000とCyclone Vのアドレス・マップ

Zynq-7000とCyclone Vの仕様書を読むと、2つのデバイスはかなり似ています。どちらのデバイスも、内部構成を単純化すると、次の図のようになっています。 具体的には、次のような共通点があります。 Cortex-A9x2を内蔵した、...
設計

yosysで論理合成(フリップ・フロップ)

前回はyosysをubuntunにインストールして簡単な基本ゲートの論理合成を行いました。今回は、クロックを使用した設計データの論理合成を試してみます。 合成を行う設計データ クロックを使用した設計で一番簡単なDフロップ・プロップで論理合成...
FPGA

Quartus IIウェブ・エディションとQuartus Primeライト・エディションの比較

Quartus IIのバージョンが新しくなり、15.1からQuartus Primeと呼ばれているようです。 バージョン 15.1 より、Quartus II ウェブ・エディションは、Quartus Prime ライト・エディションとなりま...
FPGA

Cyclone VのAXI応答

Cyclone Vの内部は、Cortex-A9を内蔵したHPS(Hard Processor System) Portionと、ユーザー回路をプログラムできるFPGA Portionで構成されています。FPGA Portionに実装したユー...
FPGA

Zynq-7000のAXI3にAXI4を接続する

Zynq-7000は3種類のAXI(AXI_GP,AXI_HP,AXI_ACP)をサポートしていますが、いずれもAXIのバージョンはAXI3です。AXI4とAXI3にはいくつかの違いがありますが、大きな違いの1つが最大バースト長です。AXI...
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