設計Nios II Software Build Tools for Eclipseが起動しない
Windows 10にインストールしたQuartus Prime Lite Edition 20.1のToolsメニューからNios II Software Build Tools for Eclipseを選択してもEclipseが 起動...
設計
設計[DRC NSTD-1]と[DRC UCIO-1]のエラー
昔のArty用VivadoプロジェクトデータをVivado2017.2でビルドすると、bitgenで次のエラーが発生しました。 [DRC NSTD-1] Unspecified I/O Standard: 4 out of ...
設計Vivado2020.1でArtyのGetting Started with Microblaze
Vivado 2015.4が前提のArty Getting Started with Microblazeチュートリアルを、Vivado2020.1で実行したときのメモです。 チュートリアルの冒頭に「このガイドは古いので、こちらを...
FPGACentOS7から起動したXilinxSDKでjava.lang.NullPointerExceptionが発生する
CentOS7環境でXilinxSDKを起動し、プロジェクトのプロパティ画面からコンパイラの設定(C/C++ Build Settings)を表示しようとすると、正常に表示されない場合があります。 以下は、Vivado2016.4環...
設計Quartus Prime 19.1のPlatform DesignerでGenerateが失敗する
Quartus Prime ライト・エディションのバージョン19.1からPlatform Designerを起動し、GenerateでHDLを生成しようとすると、次のようなエラーが発生しました。 Quartus Primeの実行プ...
設計IcarusVerilogのPLI1.0で浮動小数点入力
IcarusVerilogのPLI1.0サンプルです。浮動小数点の値をバイナリ値に変換するtaskをPLI1.0で定義し、テストベンチで使用するサンプルです。動作環境はCentOS7です。 サンプルの内容は、以下のCver版と同じ...
機能検証Icarus VerilogとSCVの連携(VPI)
Verilog RTLのデザインをSCV(SystemC Verification Library)で検証する環境のサンプルです。 サンプルの動作環境 このサンプルは次の環境で動作を確認しました。 OS...
機能検証Icarus VerilogとSystemCの連携(VPI)
Verilog RTLのデザインをSystemCで検証する環境のサンプルです。 通常、Verilog RTLのデザインは、Verilogのテストベンチでテストデータ生成や出力データの検証を行いますが、VPI(Verilog ...
その他Microsoft社とAmazon社のEDA開発環境
情報処理学会誌に掲載されていた「会議レポート DAC2019参加報告」という記事で、Microsoft社やAmazon社もDAC2019に出展していたことを知ったので、どのような内容なのか調べてみました。 EDA環境のクラウド化 ...
その他イーサネットコンバーター
PCにLinuxをインストールしたり、FPGA をネットワークに接続したりするとき、 イーサネットの接続ポートが近くにない場合があります。このような時は、イーサネットコンバーターでPCやFPGAをWi-Fi環境に接続する方法があります。 ...