FPGA Vitisでの自作IPパッケージのコンパイルエラー 自作のAXI IPパッケージを含むデザイン用のプロジェクトをVitisでコンパイルしようとすると次のようなエラーが表示されました。エラーは、Vitisプロジェクトでsystem_wrapperをコンパイルする時に発生しています。 "Runn... 2021.07.29 FPGA設計
FPGA AXI Verification IPのコマンドライン実行 VivadoのAXI Verification IP(AXI VIP)をWindows10のコマンドプロンプトから実行したときのメモです。 サンプルの生成 Vivadoで適当なプロジェクトを作成してIP CatalogからAXI VIPを生... 2021.07.23 FPGA
FPGA Vivado Simulatorのコマンドライン実行(Tcl Shell) Windows10のTcl Shell上でVivado Simulatorをコマンドライン実行する時の手順です。 Tcl Shellの起動 WindowsのスタートメニューからVivado Tcl Shellを起動します。 Tcl Shel... 2021.07.15 FPGA
FPGA VivadoとVitisでFPGAをデバッグする時の注意点 VitisのアプリをFPGAの実機を使ってデバッグする場合、VivaoのFlow Navigator/PROGRAM AND DEBUGでHardware Managerを開き、ロジックアナライザのトリガー設定などを行ってからVitisでア... 2021.04.02 FPGA設計
FPGA MicroblazeのHeap設定 Vitisでアプリケーションプロジェクトを作成してmallocを実行すると、全く成功しません(NULLが返ってくる)。システムのプロセッサはArty上に構築したMicroBlazeです。Artyにはボード上に256MBのDDRメモリが搭載さ... 2021.03.24 FPGA設計
設計 Vivao [Place 30-58] place_designエラー Vivadoで外部ピンを若干追加してデザインを配置配線すると、次のような予想しないエラーがでました。 [Place 30-58] IO placement is infeasible. Number of unplaced terminal... 2021.03.05 設計
設計 LinuxのUSB-Blasterエラー Quartus20.1のprogrammerでFPGAにデータを書き込もうとするとエラーになりました。環境はCentOS7です。StartをクリックしてもProgressがFailedと表示されます。 programmerのエラー Quar... 2021.02.24 設計
設計 VitisでExecutables selected for download …というワーニングが出る MicroBlaze用のプロジェクトをVitis(2020.2)を実行しようとしたところ、まったく動かなくなりました。画面には次のような見慣れないポップアップウィンドウが表示されます。 Vitisのワーニング "プロセッサが見つからない"と... 2021.02.17 設計
設計 VivadoのUART Vivado/Vitis v2020.1でArtyのArduino/chipKIT Shield Connectorからシリアルデータを取り込んだ時のメモです。 ArtyのArduino/chipKIT Shield Connector V... 2020.11.30 設計
設計 QuartusのUART DE10-LiteのArduino Uno R3 Expansion Headerからシリアルデータを取り込むには、Platform DesignerでUART(RS-232 Serial Port)をインスタンス化すればよいだけなのですが... 2020.11.25 設計