Xilinx SDK 2016.1のコンパイルエラー

Xilinx SDK 2016.1のコンパイルエラー

2016/10/29 FPGA

OpenCoresで公開したワイヤーフレーム3D CG IPコア(wf3d)は、ZedBoardまたはDE0でサンプル実装を行っています。こ...

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Vivado 2016.3のIP Integratorの挙動が微妙に違う

Vivado 2016.3のIP Integratorの挙動が微妙に違う

2016/10/28 FPGA

OpenCoresで公開したワイヤーフレーム3D CG IPコア(wf3d)には、ZedBoard用のVivado実行サンプル環境が含まれて...

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Cyclone VでACPのアドレス設定を誤った場合の描画結果

Cyclone VでACPのアドレス設定を誤った場合の描画結果

2016/10/10 FPGA

Opencores.orgで公開した3DCG IPコアをDE0-Nano-SoCに移植したところ、描画結果が正しく表示されないという現象が発...

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iCEstick Evaluation KitをUSBシリアル・アダプタとして使う

iCEstick Evaluation KitをUSBシリアル・アダプタとして使う

2016/8/26 FPGA

ずいぶん前に、iCEstickという評価キットを入手しました。Lattice社製のiCE40というFPGAが搭載されている、USBポート直結...

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AXIの4KBルール違反

AXIの4KBルール違反

2016/7/26 設計

OpenCoresに登録したwf3dをZedBoardとDE0-Nano-SoCに移植しました。wf3dの外部インターフェースはデフォルトで...

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Vivadoコマンドラインとロジックアナライザ

Vivadoコマンドラインとロジックアナライザ

2016/6/6 FPGA

Tclスクリプトを使ったVivadoのコマンドライン実行は非常に快適なのですが、唯一困るのがロジックアナライザの設定です。ロジックアナライザ...

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Vivado HLSで作ったAXI4-Lite IPのAPI

Vivado HLSで作ったAXI4-Lite IPのAPI

2016/5/27 FPGA

Vivado HLSで高位合成を行うと、RTLと共にSDK用のAPIが生成されます。APIの利用方法をベアメタルで確認しました。 確認用の...

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Vivado HLSで作ったAXI4-Lite IPの組込み

Vivado HLSで作ったAXI4-Lite IPの組込み

2016/5/27 FPGA

Vivado HLSで作成したIPコアで気になるのは、次の点です。 本当にHLSで指定した動作周波数で配置配線ができるのか？（本当...

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Vivado HLSメモ

Vivado HLSメモ

2016/5/17 FPGA

Vivado HL WebPACK EditionからVivao HLS(高位合成)を無償で試せるようになりました。Vivado HLSを使...

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Avalon-MMスレーブとWISHBONEの変換

Avalon-MMスレーブとWISHBONEの変換

2016/5/13 FPGA

OpenCoresではWISHBONEバスというインターフェース・プロトコルの使用が奨励されており、 また、実際にWISHBONEバスが多く...

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