FPGA iCEstick Evaluation KitをUSBシリアル・アダプタとして使う
ずいぶん前に、iCEstickという評価キットを入手しました。Lattice社製のiCE40というFPGAが搭載されている、USBポート直結で使える小型のFPGA評価キットです。何に使おうかとずっと悩んでいたのですが、3.3VのUSBシリア...
FPGA 
設計 AXIの4KBルール違反
OpenCoresに登録したwf3dをZedBoardとDE0-Nano-SoCに移植しました。wf3dの外部インターフェースはデフォルトでWISHBONEバスなのですが、ZedBoardやDE0-Nano-SoCに搭載されているFPGAで...
FPGA Vivadoコマンドラインとロジックアナライザ
Tclスクリプトを使ったVivadoのコマンドライン実行は非常に快適なのですが、唯一困るのがロジックアナライザの設定です。ロジックアナライザを利用する場合は、追加の処理が必要になります。
Tclスクリプトとロジックアナライザの設定
前提...
FPGA Vivado HLSで作ったAXI4-Lite IPのAPI
Vivado HLSで高位合成を行うと、RTLと共にSDK用のAPIが生成されます。APIの利用方法をベアメタルで確認しました。
確認用のC関数
float_topという名前の関数です。aとbに単精度の浮動小数点形式の値を設定すると、c...
FPGA Vivado HLSで作ったAXI4-Lite IPの組込み
Vivado HLSで作成したIPコアで気になるのは、次の点です。
本当にHLSで指定した動作周波数で配置配線ができるのか？（本当にタイミング収束するのか？）
なぜこのような点が気になるかというと、従来のASICやFPGAの...
FPGA Vivado HLSメモ
Vivado HL WebPACK EditionからVivao HLS(高位合成)を無償で試せるようになりました。Vivado HLSを使うと、CやC++で記述したコードからVerilogやVHDLのコードが生成できます。Vivado 2...
FPGA Avalon-MMスレーブとWISHBONEの変換
OpenCoresではWISHBONEバスというインターフェース・プロトコルの使用が奨励されており、 また、実際にWISHBONEバスが多く使われています。このため、OpenCoresのIPコアをQuartus II(Prime)のQsys...
FPGA vivadoコマンドライン実行のまとめ
最低限の設定ファイルを使って、Vivadoのコマンドラインからプロジェクト環境を再構築する場合の例です。
実行に必要なファイル
TclスクリプトファイルとRTL、SDK用のCソースがあれば、プロジェクト環境を再生成できます。Vivado...
FPGA VivadoのFPGAコンフィギュレーションとSDK起動をコマンドラインで実行する
Vivado GUIのProgram DeviceとのLaunch SDKをコマンドラインから実行する場合の手順です。
Program Device
Tclスクリプト
次のようなTclスクリプトを作成します。この例では、zed_bas...
FPGA Vivadoのbitgenをコマンドラインで実行する
Vivado GUIのProgram and DebugのGenerate Bitstreamをコマンドラインから実行する場合の手順です。
Generate Bitstreamをコマンドラインで実行する手順
まず、Vivado GUIで...