機能検証Icarus VerilogとSystemCの連携(VPI) Verilog RTLのデザインをSystemCで検証する環境のサンプルです。 通常、Verilog RTLのデザインは、Verilogのテストベンチでテストデータ生成や出力データの検証を行いますが、VPI(Verilog ... 2020.03.26機能検証
その他Microsoft社とAmazon社のEDA開発環境 情報処理学会誌に掲載されていた「会議レポート DAC2019参加報告」という記事で、Microsoft社やAmazon社もDAC2019に出展していたことを知ったので、どのような内容なのか調べてみました。 EDA環境のクラウド化 ... 2020.02.15その他
その他イーサネットコンバーター PCにLinuxをインストールしたり、FPGA をネットワークに接続したりするとき、 イーサネットの接続ポートが近くにない場合があります。このような時は、イーサネットコンバーターでPCやFPGAをWi-Fi環境に接続する方法があります。 ... 2019.05.10その他
その他ISEとVivado Xilinx社のFPGA用開発ツールには、VivadoとISEの2種類があります。簡単に言ってしまえば、Vivadoは比較的新しいFPGA用の開発ツール、ISEは旧式FPGA用の開発ツールです。 一般的に、新しいFPGAの方が高機能ですが、... 2018.03.31その他
開発キットDE10-Liteの開封 Terasic社のDE10-Liteを借りる機会がありました。 ボードの概要 DE10-Liteは、Intel社のMAX10が搭載されたFPGAボードです。価格は85ドルです。日本では、13,000円ほどで販売されているようです(201... 2017.12.05開発キット
設計CentOS7にGTKWaveをインストール VivadoやQuartusにも波形ビューワが付属していますが、ツールを起動するのに時間がかかるため、RTLのデバッグにはGTKWaveを多用しています。CentOS7の場合は、yum install gktwaveだけでインストールできま... 2017.10.03設計
設計CentOS7でModelSimを実行 Quartus Primeライト・エディションのModelSim Starter EditionをCentOS7で動かそうとすると、いろいろとライブラリのインストールが必要になりました。 必要なライブラリのインストール PLIのコンパイ... 2017.09.08設計
FPGAVivado Simulatorのコマンドライン実行 Vivado Simulatorをコマンドラインから実行する場合、xvlog,xelab,xsimを続けて実行します。 #!/bin/sh # RTL directory RTL_DIR="../rtl" INC_DIR="../incl... 2017.09.06FPGA
FPGACentOS7のXilinx SDKエラー CentOS7にインストールしたVivadoからXilinx SDK(2017.1)を実行し、プロジェクトのビルドを行うと以下のエラーが発生しました。 14:23:15 ERROR : (XSDB Server)ERROR: Probl... 2017.07.21FPGA
FPGAVivadoプロジェクト作成時のボード選択 VivadoでDIGILENT社のArtyボード用のプロジェクトを作成する時、デフォルト状態のVivadoでは、Artyがリストに表示されません。 これは、DIGILENT社のArtyの説明(Installing Vivado... 2017.07.14FPGA