設計 [DRC NSTD-1]と[DRC UCIO-1]のエラー 昔のArty用VivadoプロジェクトデータをVivado2017.2でビルドすると、bitgenで次のエラーが発生しました。[DRC NSTD-1] Unspecified I/O Standard: 4 out of 66 logica... 2020.11.21 設計
設計 Vivado2020.1でArtyのGetting Started with Microblaze Vivado 2015.4が前提のArty Getting Started with Microblazeチュートリアルを、Vivado2020.1で実行したときのメモです。チュートリアルの冒頭に「このガイドは古いので、こちらを参照してくだ... 2020.11.18 設計
FPGA CentOS7から起動したXilinxSDKでjava.lang.NullPointerExceptionが発生する CentOS7環境でXilinxSDKを起動し、プロジェクトのプロパティ画面からコンパイラの設定(C/C++ Build Settings)を表示しようとすると、正常に表示されない場合があります。以下は、Vivado2016.4環境のXil... 2020.06.08 FPGA
FPGA Vivado Simulatorのコマンドライン実行 Vivado Simulatorをコマンドラインから実行する場合、xvlog,xelab,xsimを続けて実行します。#!/bin/sh# RTL directoryRTL_DIR="../rtl"INC_DIR="../include"s... 2017.09.06 FPGA
FPGA Xilinx SDK 2016.1のコンパイルエラー OpenCoresで公開したワイヤーフレーム3D CG IPコア(wf3d)は、ZedBoardまたはDE0でサンプル実装を行っています。このサンプル環境には、Vivado 2015.4のXilinx SDKで作成したサンプルアプリが含まれ... 2016.10.29 FPGA
FPGA Vivado 2016.3のIP Integratorの挙動が微妙に違う OpenCoresで公開したワイヤーフレーム3D CG IPコア(wf3d)には、ZedBoard用のVivado実行サンプル環境が含まれています。このサンプル環境は、Tclスクリプトを使ってbitstreamを生成しているのですが、Viv... 2016.10.28 FPGA
FPGA Vivadoコマンドラインとロジックアナライザ Tclスクリプトを使ったVivadoのコマンドライン実行は非常に快適なのですが、唯一困るのがロジックアナライザの設定です。ロジックアナライザを利用する場合は、追加の処理が必要になります。Tclスクリプトとロジックアナライザの設定前提Viva... 2016.06.06 FPGA
FPGA vivadoコマンドライン実行のまとめ 最低限の設定ファイルを使って、Vivadoのコマンドラインからプロジェクト環境を再構築する場合の例です。実行に必要なファイルTclスクリプトファイルとRTL、SDK用のCソースがあれば、プロジェクト環境を再生成できます。VivadoのIPコ... 2016.04.21 FPGA
FPGA VivadoのFPGAコンフィギュレーションとSDK起動をコマンドラインで実行する Vivado GUIのProgram DeviceとのLaunch SDKをコマンドラインから実行する場合の手順です。Program DeviceTclスクリプト次のようなTclスクリプトを作成します。この例では、zed_base_wrap... 2016.04.19 FPGA
FPGA Vivadoのbitgenをコマンドラインで実行する Vivado GUIのProgram and DebugのGenerate Bitstreamをコマンドラインから実行する場合の手順です。Generate Bitstreamをコマンドラインで実行する手順まず、Vivado GUIで一通り動... 2016.04.19 FPGA