設計VitisでExecutables selected for download …というワーニングが出る MicroBlaze用のプロジェクトをVitis(2020.2)を実行しようとしたところ、まったく動かなくなりました。画面には次のような見慣れないポップアップウィンドウが表示されます。 Vitisのワーニング "プロセッサ... 2021.02.17設計
設計VivadoのUART Vivado/Vitis v2020.1でArtyのArduino/chipKIT Shield Connectorからシリアルデータを取り込んだ時のメモです。 ArtyのArduino/chipKIT Shield Connect... 2020.11.30設計
設計[DRC NSTD-1]と[DRC UCIO-1]のエラー 昔のArty用VivadoプロジェクトデータをVivado2017.2でビルドすると、bitgenで次のエラーが発生しました。 [DRC NSTD-1] Unspecified I/O Standard: 4 out of ... 2020.11.21設計
設計Vivado2020.1でArtyのGetting Started with Microblaze Vivado 2015.4が前提のArty Getting Started with Microblazeチュートリアルを、Vivado2020.1で実行したときのメモです。 チュートリアルの冒頭に「このガイドは古いので、こちらを... 2020.11.18設計
FPGACentOS7から起動したXilinxSDKでjava.lang.NullPointerExceptionが発生する CentOS7環境でXilinxSDKを起動し、プロジェクトのプロパティ画面からコンパイラの設定(C/C++ Build Settings)を表示しようとすると、正常に表示されない場合があります。 以下は、Vivado2016.4環... 2020.06.08FPGA
FPGAVivado Simulatorのコマンドライン実行 Vivado Simulatorをコマンドラインから実行する場合、xvlog,xelab,xsimを続けて実行します。 #!/bin/sh # RTL directory RTL_DIR="../rtl" INC_DIR="..... 2017.09.06FPGA
FPGAXilinx SDK 2016.1のコンパイルエラー OpenCoresで公開したワイヤーフレーム3D CG IPコア(wf3d)は、ZedBoardまたはDE0でサンプル実装を行っています。このサンプル環境には、Vivado 2015.4のXilinx SDKで作成したサンプルアプリが含まれ... 2016.10.29FPGA
FPGAVivado 2016.3のIP Integratorの挙動が微妙に違う OpenCoresで公開したワイヤーフレーム3D CG IPコア(wf3d)には、ZedBoard用のVivado実行サンプル環境が含まれています。このサンプル環境は、Tclスクリプトを使ってbitstreamを生成しているのですが、Viv... 2016.10.28FPGA
FPGAVivadoコマンドラインとロジックアナライザ Tclスクリプトを使ったVivadoのコマンドライン実行は非常に快適なのですが、唯一困るのがロジックアナライザの設定です。ロジックアナライザを利用する場合は、追加の処理が必要になります。 Tclスクリプトとロジックアナライザの設定 前提... 2016.06.06FPGA
FPGAvivadoコマンドライン実行のまとめ 最低限の設定ファイルを使って、Vivadoのコマンドラインからプロジェクト環境を再構築する場合の例です。 実行に必要なファイル TclスクリプトファイルとRTL、SDK用のCソースがあれば、プロジェクト環境を再生成できます。Vivado... 2016.04.21FPGA