開発キットVivado-MLスタンダードエディションで利用可能な評価ボード
Vivado-MLスタンダードエディションの範囲で利用できるデバイスを搭載した評価ボード を確認したときのメモです。Spartan7名称搭載デバイス価格ビデオ出力XilinxSpartan7SP701XC7S100$836HDMIDigil...
Vivado
開発キット
FPGAVivadoとVitisのプロジェクトデータ管理
VivadoやVitisのプロジェクト・データを別のディレクトリや別のPC上に移行したい場合のメモです。VivadoVivadoでプロジェクト・データのアーカイブファイルを作成し、それを別のPCなどで展開してVivadoで読み込むだけです。...
FPGAAXI Verification IPのコマンドライン実行
VivadoのAXIVerificationIP(AXIVIP)をWindows10のコマンドプロンプトから実行したときのメモです。サンプルの生成Vivadoで適当なプロジェクトを作成してIPCatalogからAXIVIPを生成します。次に...
FPGAVivado Simulatorのコマンドライン実行(Tcl Shell)
Windows10のTclShell上でVivadoSimulatorをコマンドライン実行する時の手順です。TclShellの起動WindowsのスタートメニューからVivadoTclShellを起動します。TclShellを選択TclSh...
FPGAVivadoとVitisでFPGAをデバッグする時の注意点
VitisのアプリをFPGAの実機を使ってデバッグする場合、VivaoのFlowNavigator/PROGRAMANDDEBUGでHardwareManagerを開き、ロジックアナライザのトリガー設定などを行ってからVitisでアプリケー...
設計Vivao [Place 30-58] place_designエラー
Vivadoで外部ピンを若干追加してデザインを配置配線すると、次のような予想しないエラーがでました。[Place30-58]IOplacementisinfeasible.Numberofunplacedterminals(1)isgrea...
設計VitisでExecutables selected for download …というワーニングが出る
MicroBlaze用のプロジェクトをVitis(2020.2)を実行しようとしたところ、まったく動かなくなりました。画面には次のような見慣れないポップアップウィンドウが表示されます。Vitisのワーニング"プロセッサが見つからない"といっ...
設計VivadoのUART
Vivado/Vitisv2020.1でArtyのArduino/chipKITShieldConnectorからシリアルデータを取り込んだ時のメモです。ArtyのArduino/chipKITShieldConnectorVivadoAr...
設計[DRC NSTD-1]と[DRC UCIO-1]のエラー
昔のArty用VivadoプロジェクトデータをVivado2017.2でビルドすると、bitgenで次のエラーが発生しました。[DRCNSTD-1]UnspecifiedI/OStandard:4outof66logicalportsuse...
設計Vivado2020.1でArtyのGetting Started with Microblaze
Vivado2015.4が前提のArtyGettingStartedwithMicroblazeチュートリアルを、Vivado2020.1で実行したときのメモです。チュートリアルの冒頭に「このガイドは古いので、こちらを参照してください」とい...