ISEのxstをコマンドラインから実行する

xstはISE標準の論理合成ツールです。論理合成可能なVerilogやVHDLのコードをネットリストに変換します。VerilogのサポートはVerilog2001です。SystemVerilogはサポートされていません。

xstをコマンドラインから実行する

設定ファイル

xstをコマンドラインから実行する場合、最低限2つのファイルが必要になります。1つはスクリプト・ファイル、もう1つはソース・コード・リストのファイルです。スクリプト・ファイルには、FPGAデバイスの情報や論理合成のオプションを列挙します。ソース・コード・リストには、論理合成を行うHDLを記述したファイル名を記述します。ソース・コード・リストのファイル名は、スクリプト・ファイル内で指定します。クロック等のタイミング制約が必要な場合は、その設定を記述したファイルを作成し、スクリプト・ファイル内でそのファイル名を指定します。

xstの設定ファイル

xstの設定ファイル

スクリプト・ファイルの例

スクリプト・ファイルは、次のようなテキストファイルです。

通常、最初にrunを書き、続いてオプションを列挙します。#の行はコメントです。良く使うオプションは次のとおりです。

-p

論理合成対象のFPGAデバイスを指定します。この例ではSpartan-3(xc3s1500fg456-4)を指定しています。

-opt_mode

論理合成をスピード優先(speed)にするか、サイズ優先(area)にするかを指定します。最適化レベルは-opt_levelを1か2で指定します。デフォルトはSpeedです。

-keep_hierarchy

論理合成時、RTLの階層構造を保持するかどうかをyes/noで指定します。階層構造を破壊した方が、最適化された回路が生成される場合があります。デバッグ時は、階層構造を保持した方が解析が楽です。

-ifn

ソース・コードのリストを記述したファイルを指定します。Verilogの場合、ファイルのパスをincludeで指定します。VHDLやVerilog/VHDL混合の場合はveirlog workというフォーマットでパスを指定します。

-ifmt

ソース・コードの言語をverilogまたはvhdlで指定します。VerilogとVHDLを混合する場合はmixedを指定します。

-top

最上位のモジュール名を指定します。この例ではpp_topです。

-iobuf

I/Oバッファを使用するかどうかをyes/noで指定します。内部モジュールを論理合成する場合には、noを指定する必要があります。デフォルトはyesです。

-ofn

論理合成結果を格納するファイルを指定します。この例ではpp_top.ngcです。

-define

Verilogのdefineを設定します。この例ではPSOC_INをdefineしています。defineが複数必要な場合は、{}で囲んで列挙します。defineは、Verilogコード中のifdefを確定するために必要になります。

-vlgincdir

Verilogのincludeがサーチするパスを指定します。 複数のパスが必要な場合は、{}で囲んで列挙します。

-sd

合成済みのモジュール等をリンクする場合のパスを指定します。xstでリンクしない場合は、ngdbuildでもリンクできます。

実行方法

ISEコマンドプロンプトなどから-ifnオプションでスクリプト・ファイルを指定してxstを実行します。

xstの実行

xstの実行

実行結果

xstの実行プロセスはログ(.srp)に記録されます。ログの内容を見ると、指定したオプションが実際に認識されているかどうかを確認できます。

verilogネットリストの生成

論理合成の結果は、.ngcファイルにNGCフォーマットで格納されますが、netgenを使うとVerilogフォーマットのネットリストを生成できます。このネットリストとVerilogシミュレータでゲートレベルのシミュレーションを実行できます。

まとめ

xstにはいろいろな設定がありますが、デフォルト設定がベストな結果を出す場合が多い気がします(xstに限らず、ISE全般で)。最終的な結果はmapやparを使った配置配線に依存するので、個人的にはxstの結果は目安程度にしか考えていません。

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