FPGAAXI Verification IPのコマンドライン実行 VivadoのAXI Verification IP(AXI VIP)をWindows10のコマンドプロンプトから実行したときのメモです。 サンプルの生成 Vivadoで適当なプロジェクトを作成してIP Catalogから... 2021.07.23FPGA
FPGAISEのxstをコマンドラインから実行する xstはISE標準の論理合成ツールです。論理合成可能なVerilogやVHDLのコードをネットリストに変換します。VerilogのサポートはVerilog2001です。SystemVerilogはサポートされていません。 xstをコマンド... 2016.03.28FPGA
FPGAISEのCORE Generatorをコマンドラインから実行する Xilinx社の最新の開発環境はVivadoに移行しましたが、Virtex-6やSpartan-6、またそれらよりも古いデバイスを使う場合は、以前の開発環境であるISEを使うことになります。 ISEでは、CORE Generatorを... 2016.03.23FPGA
FPGAVivadoロジックアナライザの実行手順その2(Block Design) Vivadoでロジックアナライザを利用する場合、観測したい信号がHDL中に記載されている場合は(* mark_debug = "true" *)の追加が必要でした(Verilogの場合)。Block Design内の信号を観測する場合には、... 2016.01.07FPGA
開発キットZedBoardとDE0-Nano-SoCのロジック容量比較 ZedBoardとDE0-Nano-SoCは、共にデュアルコアのCortex-A9 MPCoreを内蔵したFPGAが搭載されている開発キットです。 開発キット名 ZedBoard DE0-Nano-SoC 搭載F... 2015.11.07開発キット
開発キットSpartan-3とZynq-7000を搭載したボードの消費電力比較 元々Spartan-3で実装していたシステムをZynq-7000のシステムに移植しました。消費電力が気になったので、2つのシステムの比較を行いました。アプリケーションは、リアルタイム3Dグラフィクス・アクセラレータです。 システム Sp... 2015.09.14開発キット
開発キットSDカードからZedboardをブート ZedboardをSDカードからブートする方法のメモです。 用意するもの 既にUSB-JTAG経由で動作確認の終わっているVivadoプロジェクト。 作成手順 以下の手順はVivado 2014.3.1で確認しています。 1. 最... 2015.08.29開発キット
FPGAVivado ロジックアナライザの実行手順 Vivadoでビルドインのロジックアナライザを使ってデバッグする場合の手順です。 1. Vivadoのプロジェクトを準備する デバッグを行うデザインを含むVivadoのプロジェクトを用意します。 2. HDLにマークをつける デバッグを... 2015.08.14FPGA
FPGAVivadoのマルチスレッド数を変えると速くなるか Vivadoはツールが使用するマルチスレッドの最大数を変更できます。マニュアルによると、マルチスレッドのデフォルト値はWindowsが2でLinuxが8です。この値を変更するとVivadoの処理が速くなるか実際に試してみました。 比較環境... 2015.08.09FPGA
FPGAOSとVivadoの実行時間 あるデザインのVivadoの実行時間を、オペレーティング・システムのみを変えて比較しました。 比較環境 マシンのスペック プロセッサ Core i5-2415M CPU @2.30GHz メモリ 8GB ... 2015.02.05FPGA