「 Verilog 」一覧

VerilogとVHDLの記述比較(テストベンチ)

VerilogとVHDLの記述比較(テストベンチ)

3ステップで実行 ModelSimコマンドラインのVerilogとVHDLのサンプル・データについて、テストベンチの記述を比較しました。 ...

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VerilogとVHDLの記述比較

VerilogとVHDLの記述比較

3ステップで実行 ModelSimコマンドラインのサンプル・データを使って、Verilog-HDLとVHDLの記述を比較しました。このサンプ...

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yosysで論理合成(フリップ・フロップ)

yosysで論理合成(フリップ・フロップ)

前回はyosysをubuntunにインストールして簡単な基本ゲートの論理合成を行いました。今回は、クロックを使用した設計データの論理合成を試...

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挑戦!OpenCoresにIPコアを登録(その5)

挑戦!OpenCoresにIPコアを登録(その5)

実際にIPコアの登録を行ってみました。登録の手順は次の通りです。 1. OpenCoresにログインする 2. 新しいプロジェクトを作る...

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挑戦!OpenCoresにIPコアを登録(その4)

挑戦!OpenCoresにIPコアを登録(その4)

OpenCoresのプロジェクトは、svnで管理されています。実際にOpenCoresにプロジェクトを作ってsvnで管理を始める前に、まずロ...

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Quartus IIのVerilogインクルード・ディレクトリの指定方法

Quartus IIのVerilogインクルード・ディレクトリの指定方法

Verilogはdefineマクロなどを格納した別ファイルをインクルードできます。 Quartus IIでこのようなVerilogファ...

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yosysで論理合成

yosysで論理合成

ANDやORといった基本ゲートで構成されたネットリストを生成したくて、yosysを試してみました。yosysはフリー(ISC license...

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挑戦!OpenCoresにIPコアを登録(その3)

挑戦!OpenCoresにIPコアを登録(その3)

OpenCoresではWISHBONEバスが奨励されているので、IPコアの外部バスをオリジナルの仕様からWISHNBONEバスに変更しました...

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Icarus VerilogのVPI

Icarus VerilogのVPI

VPIを使うと、自作のC関数をVerilog環境にtaskとして追加できます。Icarus VerilogにVPIでtaskを追加してシミュ...

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Icarus Verilogのインストール

Icarus Verilogのインストール

Mac OS X YosemiteにIcarus Verilogをインストールしました。Icarus Verilogはオープンソース(GNU...

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