設計 emacsのverilogモードを無効にする方法
emacsはVerilogのファイルを開くと、自動的にVerilog Modeになります。Verilog Modeは、Verilogのキーワードを色付けして見やすくしたり、またインデントを自動的に調整したりしてくれます。 いろいろ便利なVe...
Verilog
設計 
設計 ModelSimコマンドライン実行用シェルスクリプト(Verilog)
(VHDL版の記事はこちら) QuartusII ウェブエディシションに含まれているModelSim Altera Starter Editionは、ライセンス不要のVerilog/VHDLシミュレータです。 無償で利用できるシミュレータの...
設計 GPL Cverの実行スクリプト
GPL Cverはオープンソースのインタプリタ型Verilogシミュレータです。 10年位利用していますが、CVerのシミュレーションで問題が起きた記憶はありません。 ただ、GPL Cverには次のような制約があるので注意が必要です。 Sy...