設計 ChatGPTでVerilogのコードを生成してみた
ChatGPTで8段のFIFOを生成してみました。プロンプトは次のとおりです。 write a 8-bit, 8-depth synchronous fifo in verilog 次のコードが生成されました。ほぼ問題のない、期待どおりのコ...
Verilog
設計 
設計 VerilogとVHDLの記述比較(テストベンチ)
ModelSimコマンドライン実行用シェルスクリプトのVerilogとVHDLのサンプル・データについて、テストベンチの記述を比較しました。 サンプル・データはgithubにあります。 テストベンチの概要 テストベンチは、大きく3つの部分で...
設計 VerilogとVHDLの記述比較
ModelSimコマンドライン実行用シェルスクリプトのサンプル・データを使って、Verilog-HDLとVHDLの記述を比較しました。このサンプル・データは、シミュレータの実行スクリプトの動作確認を目的としているため、設計データは次のように...
設計 yosysで論理合成(フリップ・フロップ)
前回はyosysをubuntunにインストールして簡単な基本ゲートの論理合成を行いました。今回は、クロックを使用した設計データの論理合成を試してみます。 合成を行う設計データ クロックを使用した設計で一番簡単なDフロップ・プロップで論理合成...
OpenCores 挑戦!OpenCoresにIPコアを登録(その5)
実際にIPコアの登録を行ってみました。登録の手順は次の通りです。 1. OpenCoresにログインする 2. 新しいプロジェクトを作る 3. svnにデータを登録する 4. プロジェクトの概要などを記載する 登録の手順はOpenCores...
OpenCores 挑戦!OpenCoresにIPコアを登録(その4)
OpenCoresのプロジェクトは、svnで管理されています。実際にOpenCoresにプロジェクトを作ってsvnで管理を始める前に、まずローカルサーバのsvnでファイル構成を整理しました。今回のプロジェクトのディレクトリ構成は次のように決...
FPGA Quartus IIのVerilogインクルード・ディレクトリの指定方法
Verilogはdefineマクロなどを格納した別ファイルをインクルードできます。 `include "vlg_define.v" module top ( clk, rst_x, : ): : Quartus IIでこのようなVerilo...
設計 yosysで論理合成
ANDやORといった基本ゲートで構成されたネットリストを生成したくて、yosysを試してみました。yosysはフリー(ISC license)のVerilog-HDL合成ツールです。 Veriligで回路設計を行った時、最終的には論理合成ツ...
OpenCores 挑戦!OpenCoresにIPコアを登録(その3)
OpenCoresではWISHBONEバスが奨励されているので、IPコアの外部バスをオリジナルの仕様からWISHNBONEバスに変更しました。 リセット信号 OpenCoresのデザインガイドライン「OpenCores HDL modeli...
設計 Icarus VerilogのVPI
VPIを使うと、自作のC関数をVerilog環境にtaskとして追加できます。Icarus VerilogにVPIでtaskを追加してシミュレーションを実行する手順は次の通りです。 Cコードのコンパイル Verilogコードのコンパイル シ...