「 Verilog 」一覧
VerilogとVHDLの記述比較(テストベンチ)
3ステップで実行 ModelSimコマンドラインのVerilogとVHDLのサンプル・データについて、テストベンチの記述を比較しました。 ...
yosysで論理合成(フリップ・フロップ)
前回はyosysをubuntunにインストールして簡単な基本ゲートの論理合成を行いました。今回は、クロックを使用した設計データの論理合成を試...
挑戦!OpenCoresにIPコアを登録(その5)
実際にIPコアの登録を行ってみました。登録の手順は次の通りです。 1. OpenCoresにログインする 2. 新しいプロジェクトを作る...
挑戦!OpenCoresにIPコアを登録(その4)
OpenCoresのプロジェクトは、svnで管理されています。実際にOpenCoresにプロジェクトを作ってsvnで管理を始める前に、まずロ...
Quartus IIのVerilogインクルード・ディレクトリの指定方法
Verilogはdefineマクロなどを格納した別ファイルをインクルードできます。 Quartus IIでこのようなVerilogファ...
挑戦!OpenCoresにIPコアを登録(その3)
OpenCoresではWISHBONEバスが奨励されているので、IPコアの外部バスをオリジナルの仕様からWISHNBONEバスに変更しました...
Icarus Verilogのインストール
Mac OS X YosemiteにIcarus Verilogをインストールしました。Icarus Verilogはオープンソース(GNU...
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